《半导体行业：先进封装助力芯片性能突破AI浪潮催化产业链成长-240906（46页）.pdf》由会员分享，可在线阅读，更多相关《半导体行业：先进封装助力芯片性能突破AI浪潮催化产业链成长-240906（46页）.pdf（46页珍藏版）》请在本站上搜索。 1、请务必阅读正文之后的信息披露和法律声明 Table_Main证券研究报告|行业深度 电子 2024 年 09 月 06 日 半导体半导体 优于大市优于大市（维持）（维持）证券分析师证券分析师 陈蓉芳陈蓉芳 资格编号：S0120522060001 邮箱： 陈瑜熙陈瑜熙 资格编号：S0120524010003 邮箱： 市场表现市场表现 资料来源：聚源数据，德邦研究所 相关研究相关研究 1.2024 年中期报告点评-安路科技（688107.SH）：终端需求疲软 24Q2业绩承压，库存持续改善静待春来，2024.9.22.寒武纪(688256.SH)：产品与生态持续加强，AI 应用方兴未艾，2024.2、9.13.拓荆科技(688072.SH)：出货大幅增长，产品覆盖度持续提升，2024.8.304.伟测科技(688372.SH)：单季度营收创新高，持续拓展高端测试，2024.8.305.东芯股份(688110.SH)：Q2 收入环比大幅增长，布局“存、算、联一体化”，2024.8.30先进封装助力芯片性能突破，先进封装助力芯片性能突破，AI 浪潮催化产业链浪潮催化产业链成长成长 Table_Summary投资要点：投资要点：先进封装：超越摩尔定律，助力芯片性能突破先进封装：超越摩尔定律，助力芯片性能突破“后摩尔时代”芯片特征尺寸已接近物理尺寸极限，通过先进封装提升芯片整体性能或成为趋势。先进3、封装具有小型化、轻薄化、高密度、低功耗、功能集成的优势，可广泛应用于 AI、高性能计算、数据中心等新兴领域。先进封装包括四个关键要素：凸块（Bump）、晶圆（Wafer）、重布线层（RDL）和硅通孔（TSV）技术：Bump联通芯片与外部的电路，并能缓解应力；Wafer 充当集成电路的载体；RDL 连通XY 平面的上电路；TSV 则贯通 z 轴方向上的电路。CoWoS 和和 HBM：相辅相成，：相辅相成，AI 芯片的绝佳拍档芯片的绝佳拍档1）CoWoS：AI 时代的先进封装版本答案时代的先进封装版本答案。算力需求随大模型推出爆炸式提升，GPU 等 AI 芯片深度受益。搭载硅中介层的 CoWoS 4、封装性能优异，适用于高性能计算领域，目前已演进五代，不断增加其中介层面积以及内存容量（HBM）。随CoWoS 封装供不应求，台积电不断上修产能预计，2024 年底或达到月产 4 万片。三星和英特尔已完成 2.5D/3D 封装布局，传统封测大厂加速进入 CoWoS 工艺段。2）HBM：AI 芯片的最佳显存方案芯片的最佳显存方案。HBM 堆叠多层 DRAM 提升内存容量和带宽，打破内存墙限制，满足 AI 高性能动态存储需求。SK 海力士官网、三星和美光竞争愈演愈烈，HBM 向更大容量和更高带宽迭代，2024 年下半年 HBM3e 预计将集中出货。随 AI 服务器出货暴涨以及 GPU 芯片的 HBM5、 用量提升，HBM 需求高增。TrendForce 预测，2024 年 HBM 需求增长率接近 200%，2025 年可望将再翻倍。本土先进封装产业链：厚积薄发、加速成长本土先进封装产业链：厚积薄发、加速成长1）刻不容缓：海外高性能芯片管制加强，刻不容缓：海外高性能芯片管制加强，AI 芯片自主可控大势所趋芯片自主可控大势所趋。美国对高性能芯片出口限制不断加强，英伟达先进 GPU 芯片供应受阻。中国智能算力市场需求旺盛，2018-2023 年数据中心机架数量 CAGR 达 30%，发展 AI 芯片自主可控为大势所趋，国产 AI 芯片亟待突破放量。此外，集成工艺可助力芯片跨越 1-2 个制程工艺节6、点，在高端光刻机封禁下先进封装有望助力“弯道超车”。2）提前布局：国产封测大厂提前布局：国产封测大厂打开成长空间打开成长空间。以长电科技、通富微电、华天科技等为代表的国内封测龙头深耕先进封装工艺，积极布局海外业务，现已具备较强的市场竞争力。此外国产 HBM 稳步推进，据 Trendforce 报道，国内存储厂商武汉新芯（XMC）和长鑫存储（CXMT）正处于 HBM 制造的早期阶段，目标 2026 年量产。3）未来可期：）未来可期：本土本土相关设备相关设备/材料材料有望受益。有望受益。先进封装工艺升级，对封装设备的精度和用量提出更高要求，相关材料深度受益。设备方面建议关注：设备方面建议关注：新益7、昌（固晶机）、华海清科（减薄机）、光力科技（划片机）、拓荆科技（混合键合机）；材料方面建材料方面建议关注：议关注：鼎龙股份（PSPI）、飞凯材料（临时键合胶）、艾森股份（电镀液）、华海诚科（环氧塑封材料）。风险提示：风险提示：中美贸易摩擦带来的供应链风险、宏观经济变化及行业景气度不及预期、行业政策变化。-37%-31%-24%-18%-12%-6%0%6%12%2023-092024-012024-05半导体沪深300 行业深度 半导体 2/46 请务必阅读正文之后的信息披露和法律声明 内容目录内容目录 1.先进封装：超越摩尔定律，助力芯片性能突破.6 1.1.半导体封装所属集成电路后道工艺，8、封装工艺持续优化提升.6 1.2.四大要素助力先进封装提质增效、系统集成.9 1.2.1.倒装（Flip Chip）与凸块（Bump）.11 1.2.2.RDL（重布线层）.12 1.2.3.WLP（晶圆级封装）.13 1.2.4.2.5D/3D 封装与 TSV 技术.14 2.CoWoS 和 HBM：相辅相成，AI 芯片的绝佳搭档.16 2.1.CoWoS：AI 时代的先进封装版本答案.16 2.1.1.AI GPU 强需求，先进封装进入算力时代大赛道.16 2.1.2.台积电 CoWoS 性能优异，AI 芯片应用匹配度高.17 2.1.1.CoWoS 供不应求，传统封装大厂加速入局相关工艺9、端.21 2.2.HBM：AI 芯片的最佳显存方案，市场需求高涨.22 2.2.1.HBM 缓解内存墙问题，满足 AI 高性能动态存储需求.22 2.2.2.从 HBM1 到 HBM3E 性能倍增，三大厂竞争亦越演愈烈.24 2.2.3.HBM 单位价格远高于传统存储器，AI 服务器需求猛增有望拉动出货.26 3.本土先进封装产业链：厚积薄发、加速成长.29 3.1.刻不容缓：海外高性能芯片管制加强，AI 芯片自主可控大势所趋.29 3.2.提前布局：国产封装大厂打开成长空间.32 3.3.未来可期：本土先进封装相关设备/材料有望受益.34 3.3.1.先进封装工艺流程提出更高要求.34 3.10、3.2.建议关注配套设备国产厂商：.38 4.建议关注.45 5.风险提示.45 fYfYaYfVbU8XfVeU9PaObRoMoOmOnRkPnNzQjMmMvM8OqQuNuOsQoPMYoMnN 行业深度 半导体 3/46 请务必阅读正文之后的信息披露和法律声明 图表目录图表目录 图图 1：封装所属集成电路产业后道：封装所属集成电路产业后道.6 图图 2：半导体封装等级：半导体封装等级.7 图图 3：半导体封装的内部和外部结构：半导体封装的内部和外部结构.7 图图 4：决定封装类型的三要素：内部结构、外部结构和贴装：决定封装类型的三要素：内部结构、外部结构和贴装.7 图图 5：芯片：芯11、片 I/O 增速仅为晶体管增速的一半增速仅为晶体管增速的一半.8 图图 6：封装引线节距和封装效率的演化：封装引线节距和封装效率的演化.8 图图 7：集成电路进入后摩尔：集成电路进入后摩尔时代，先进封装提升整体性能时代，先进封装提升整体性能.9 图图 8：先进封装应用场景丰富：先进封装应用场景丰富.10 图图 9：全球先进封装细分市场规模（亿美元）：全球先进封装细分市场规模（亿美元）.10 图图 10：先进封装四要素：先进封装四要素.10 图图 11：倒装示意图：倒装示意图.11 图图 12：倒装键合的信号传输相比引线键合更近更快：倒装键合的信号传输相比引线键合更近更快.11 图图 13：采用12、：采用 RDL 技术地芯片与剖面图技术地芯片与剖面图.12 图图 14：RDL 层重排布线，扩展层重排布线，扩展 I/O 触点触点.12 图图 15：与传统封装线切割后封装不同，：与传统封装线切割后封装不同，WLP 先封装再切割先封装再切割.13 图图 16：晶圆级封装显著缩小封装面积：晶圆级封装显著缩小封装面积.13 图图 17：扇入型和扇出型：扇入型和扇出型 WLP 对比对比.13 图图 18：FIWLP、FOWLP 和和 InFO（集成（集成 Fan-Out）.13 图图 19：晶圆级封装及面板级封装芯片占用面积比：晶圆级封装及面板级封装芯片占用面积比.14 图图 20：面板：面板级封装13、成本与晶圆级封装相比降低级封装成本与晶圆级封装相比降低 66%.14 图图 21：大语言模型参数规模呈现“指数级”增长：大语言模型参数规模呈现“指数级”增长.16 图图 22：参数规模已突破万亿：参数规模已突破万亿.16 图图 23：中国：中国 2022 年年 AI 芯片市场占比芯片市场占比.17 图图 24：24Q1 英伟达独立（英伟达独立（discrete）GPU 份额达份额达 88%.17 图图 25：CoWoS 示意图示意图.17 图图 26：台积电三种：台积电三种 CoWoS 封装结构封装结构.19 图图 27：台积电：台积电 3DFabric 先进封装产品矩阵涵盖先进封装产品矩阵涵14、盖 CoWoS、InFO 和和 SoIC 等等.20 图图 28：台积电、英特尔、三星的：台积电、英特尔、三星的 2.5D/3D 封装布局封装布局.20 图图 29：CPU 与存储器发展趋势与存储器发展趋势.22 图图 30：训练不同神经网络模型所需的内存量：训练不同神经网络模型所需的内存量.22 图 31：HBM 堆叠 DRAM 结构.23 图 32：HBM1（JESD235 标准）.23 行业深度 半导体 4/46 请务必阅读正文之后的信息披露和法律声明 图 33：HBM 堆叠结构可提升总带宽.23 图 34：HBM2 较 GDDR5 单引脚 I/O 带宽功耗降低 42%.23 图 35：15、HBM 竞争格局（2022 年和 2024 年）.24 图 36：HBM 不同世代占比变化（2022-2024 年）.24 图图 37：SK 海力士官网、三星和美光的海力士官网、三星和美光的 HBM 路线图路线图.25 图 38：各类 HBM 以及常规 DRAM 每 GB 平均价格（美元）.27 图 39：各类 HBM 的平均价格（美元）.27 图 40：GPU 中 HBM 提供存储，HBM 中多层 DRAM 颗粒堆叠.27 图 41：多个 GPU 组成服务器.27 图图 42：中国智能算规模及预测，：中国智能算规模及预测，2019-2026（百亿亿次浮点运算（百亿亿次浮点运算/秒，秒，EFL16、OPS）.30 图图 43：国内封测大厂为海外客户提供封测服务营收占比：国内封测大厂为海外客户提供封测服务营收占比.33 图图 44：IC 制造和封测流程制造和封测流程.34 图图 45：先进封装产业链所属签到晶圆制造合后道封测之间：先进封装产业链所属签到晶圆制造合后道封测之间.35 图图 46：电镀焊料凸块的工艺流程：电镀焊料凸块的工艺流程.36 图图 47：基于：基于 RDL 工艺晶圆级封装工艺流程工艺晶圆级封装工艺流程.37 图图 48：制造：制造 TSV 的通用流程原理图的通用流程原理图.38 图图 49：制造：制造 TSV 三种工艺流程三种工艺流程.38 图 50：新益昌全自动平面固17、晶机 HAD810.39 图 51：2024 年全球固晶机应用领域份额（%）.39 图 52：晶圆减薄.40 图 53：华海清科 Versatile-GP300 减薄抛光一体机.40 图 54：光力科技 12 英寸双轴全自动划片机 8230.40 图 55：刀片切割原理图.40 图 56：混合键合与传统 Bump 技术对比.41 图 57：晶圆键合设备应用示意图.41 图 58：光敏聚酰亚胺图案化工艺.41 图 59：PSPI 全球市场规模（2023-2030 年 CAGR 约 17.94%）.41 图 60：全球临时键合胶市场规模（2023-2029 年 CAGR 为 8.2%）.42 图 18、61：热滑移解键合工艺流程图.42 图 62：晶圆凸块（Bumping）镀铜工艺拉动电镀液需求.43 图 63：电镀液广泛应用于晶圆硅通孔（TSV）镀铜工艺.43 表表 1：从传统封装走向先进封装，历经五个阶段：从传统封装走向先进封装，历经五个阶段.8 行业深度 半导体 5/46 请务必阅读正文之后的信息披露和法律声明 表表 2：传统封装与先进封装的对比：传统封装与先进封装的对比.9 表表 3：先进封装四要素对比：先进封装四要素对比.10 表表 4：Bump 结构对比结构对比.11 表表 5：RDL 技术优势技术优势.12 表表 6：头部封测厂：头部封测厂 RDL 现有技术对比现有技术对比.119、2 表表 7：2.5D 封装和封装和 3D 封装技术分类封装技术分类.15 表表 8：CoWoS 封装的技术优势封装的技术优势.18 表表 9：CoWoS 世代演进：世代演进：HBM 组合数量增加，中阶层面积增大（组合数量增加，中阶层面积增大（CoWoS Gen6：单个：单个12 英寸晶圆实际只能得到英寸晶圆实际只能得到 9 个硅中阶层）个硅中阶层）.18 表表 10：联电、力成、日月光等厂商已加速入局：联电、力成、日月光等厂商已加速入局 CoW 或或 WoS 工艺段。工艺段。.21 表表 11：HBM 与与 GDDR 引脚及带宽对比引脚及带宽对比.24 表表 12：HBM 模块开发路线模块开20、发路线.25 表表 13：主流：主流 AI 芯片相关芯片相关 HBM 性能和用量性能和用量.26 表表 14：HBM 市市场需求测算（以场需求测算（以 AI 服务器为例）服务器为例）.28 表表 15：AI 芯片性能和美国禁令情况分析芯片性能和美国禁令情况分析.29 表表 16：部分国产：部分国产 AI 芯片芯片.30 表表 17：2023 年全球委外封测前十大企业营收额排名年全球委外封测前十大企业营收额排名.32 表表 18：中国大陆本土封测厂先进封装布局：中国大陆本土封测厂先进封装布局.33 表表 19：先进封装芯片级封装工艺所需主要设备：先进封装芯片级封装工艺所需主要设备.35 表表 221、0：塑封及后续工艺所需的主要设备：塑封及后续工艺所需的主要设备.35 表表 21：先进封装晶圆级工艺所需主要设备：先进封装晶圆级工艺所需主要设备.36 表表 22：不同阶段：不同阶段对环氧塑封材料要求对环氧塑封材料要求.43 行业深度 半导体 6/46 请务必阅读正文之后的信息披露和法律声明 1.先进封装先进封装：超越摩尔定律：超越摩尔定律，助力芯片，助力芯片性能突破性能突破 1.1.半导体封装所属集成电路后道工艺半导体封装所属集成电路后道工艺，封装封装工艺工艺持续优化提升持续优化提升 封装封装所属所属集成电路产业链集成电路产业链后道后道，起着安防、固定、密封、保护芯片，以及确，起着安防、固定22、、密封、保护芯片，以及确保电路性能和热保护保电路性能和热保护等等作用作用。封装测试环节所属集成电路产业链后道，主要是指安装集成电路的外壳的过程，包括将制备合格的芯片、元件等装配到载体上，采用适当的连接技术形成电气连接并构成有效组件。常规封装主要是用引线框架承载芯片的封装形式，具有四大功能：芯片机械支撑和环境保护、接通电源、芯片机械支撑和环境保护、接通电源、引出信号线和接地线、芯片热通路。引出信号线和接地线、芯片热通路。先进封装引脚以面阵列引出,承载芯片大都采用高性能多层基板，在原有四大功能的基础上,更肩负了提高芯片规模、扩展提高芯片规模、扩展芯片功能和提高可靠性的作用芯片功能和提高可靠性的作用23、。图图 1：封装所属集成电路产业后道封装所属集成电路产业后道 资料来源：SK 海力士官网，德邦研究所 电子封装技术覆盖四个等级，集成电路电子封装技术覆盖四个等级，集成电路的封装的封装主要是指其中的一级封装和二主要是指其中的一级封装和二级封装，即芯片级封装和外联级封装，即芯片级封装和外联 PCB 板。板。零级封装零级封装（切割晶圆）（切割晶圆）：从晶圆片上切割得到芯片。一级封装（芯片级封装）：一级封装（芯片级封装）：将芯片固定在封装基板或引线框架上，将芯片的焊盘与封装基板或引线框架内的引脚互连，并对芯片和互连进行保护性包封。二级封装二级封装（外联（外联 PCB 板）板）：将一级封装和其他电子元件24、安装在 PCB（硬质线路板），得到电子系统的插卡、插板或主板。三级封装：三级封装：将附带芯片和模块的电路板安装到系统板，组装完整的电子产品。行业深度 半导体 7/46 请务必阅读正文之后的信息披露和法律声明 图图 2：半导体封装等级半导体封装等级 图图 3：半导体封装的内部和外部结构半导体封装的内部和外部结构 资料来源：SK 海力士官网，Principle of Electronic Packaging，德邦研究所 资料来源：SK 海力士官网，德邦研究所 半导体半导体封装由三要素决定：封装由三要素决定：封装体的封装体的内部结构内部结构（一级封装）（一级封装）、外部结构和贴装、外部结构和贴装方法25、方法（二级封装），（二级封装），目前目前最常用最常用的类型是的类型是“凸点凸点-球栅阵列（球栅阵列（BGA）-表面贴装表面贴装工艺工艺”。”。半导体封装包括半导体芯片、装在芯片的载体（封装 PCB、引线框架等）和封装所需的塑封料。直到上世纪末 80 年代，普遍采用的内部连接方式都是引线框架（WB），即用金线将芯片焊盘连接到载体焊盘，而随着封装尺寸减小，封装内金属线所占的体积相对增加，为解决该问题，凸点（Bump）工艺应运而生。外部连接方式也已从引线框架改为锡球，因为引线框架和内部导线存在同样的缺点。过去采用的是“导线-引线框架-PCB 通孔插装”，如今最常用的是“凸点-球栅阵列（BGA）-表面26、贴装工艺”。图图 4：决定封装类型的三要素：内部结构、外部结构和贴装决定封装类型的三要素：内部结构、外部结构和贴装 资料来源：SK 海力士官网，德邦研究所 从封装从封装工艺进步以提升工艺进步以提升封装封装效率效率为主线。为主线。通孔插装时期，封装体引脚数64，封装密度10 引脚/cm；表面贴装时期，引脚变为引线，引线数量为 3-300 根，封装密度变为10-50 引脚/cm；球栅阵列时期，以焊球代替引线，芯片与系统的距离缩短，安装密度达到 40-60 引脚/cm。目前，全球集成电路封装技术以面积阵列技术为主，即 BGA、CSP 等，随 WLP、TSV 和 SiP 等技术规模化推广，封装体的封装27、效率或进一步提升。行业深度 半导体 8/46 请务必阅读正文之后的信息披露和法律声明 图图 5：芯片芯片 I/O 增速仅为晶体管增速的一半增速仅为晶体管增速的一半 图图 6：封装引线节距和封装效率的演化封装引线节距和封装效率的演化 年份年份 典型封装典型封装 典型引线节距典型引线节距/mm 封装效率封装效率/%1980 DIP 2.54 2-7 1985 SDIP、PLCC、BGA 1.27 10-30 1990 QFP 0.63 20-80 1995 QFP、BGA、CSP 0.33、0.8、0.5 50-90 2000 CSP、DCA 0.15-0.05 50-100 2020 CSP、W28、LP、3D、TSV 0.1-0.04 100 封装效率封装效率=芯片面积芯片面积/封装面积封装面积 资料来源：1.6 Tbps Silicon Photonics Integrated Circuit and 800 Gbps Photonic Engine for Switch Co-Packaging Demonstration（Saeed Fathololoumi et al.），德邦研究所 资料来源：微电子封装技术（周玉刚等），德邦研究所 传统传统封装封装的的技术技术迭代使得迭代使得封装体尺寸更小封装体尺寸更小，引脚间距更近引脚间距更近，实际提升了封装，实际提升了封装体与体与 PCB 29、的的互联互联性能（二级封装）；进入先进封装时期，必须满足提升性能（二级封装）；进入先进封装时期，必须满足提升 I/O 数的数的客观需求。客观需求。近几十年来 I/O 增速仅为晶体管密度增速的一半，I/O 已经成为先进芯片性能的命脉。随着处理器和高性能芯片的计算能力不断提升，对数据的传输能力提出更高要求，需要更多 I/O 引脚以支持更高的数据带宽。从技术迭代来看，从技术迭代来看，BGA、CSP 等技术支持在相对更小的封装面积内容纳更多引脚；如 Fan-Out晶圆级封装通过重布线提升 I/O 的数量和密度；应用 TSV 和凸点等技术的2.5D/3D 封装通过堆叠的方式进一步提升 I/O 密度和数量30、。表表 1：从从传统封装走向先进封装，历经五个阶段传统封装走向先进封装，历经五个阶段 阶段阶段 时间时间 代表封装技术代表封装技术 主要形式主要形式 第一阶段 通孔插装 20 世纪 80 年代以前 通孔插装（通孔插装（PTHPTH）：器件带有针脚，并通过插孔安装到 PCB。TO（晶体管外形封装）、SIP（单列直插式引脚封装）、DIP（双列直插式引脚封装）、PGA（针栅阵列封装）等。第二阶段 表面贴装 20 世纪 80 年代中期 表面贴装技术（表面贴装技术（SMTSMT）：）：随着电子设备系统小型化/集成电路薄型化，表面贴装技术取代通孔插装技术成为流行。SMT 能极大提高封装密度，显著缩小封装面31、积，并易于自动化生产。SOP（小外形封装）、LCC（陶瓷无引线片式载体）、PLCC（塑料有引线片式载体）、QFP（四边引线扁平封装）、J 型引线 QFJ 和 SOJ 等。第三阶段 球栅阵列（BGA）20 世纪 90 年代 球栅阵列封装（球栅阵列封装（BGABGA）：）：以焊球的阵列作为电路的 I/O 接口，极大提升芯片的接口数量，且I/O 间距较大，大幅降低 I/O 间距密集导致的失效率。PBGA（塑封 BGA）、CBGA（陶瓷 BGA）、FCBGA（倒装 BGA）、CSP（芯片尺寸封装）、WLP（晶圆级封装）等。第四/第五阶段 多芯片封装/异构集成（2.5D/3D）从 20 世纪末到 21 32、世纪 SiP（系统级封装）TSV（硅通孔技术）、2.5D和 3D 封装等。Fan-In WLCSP（扇入型晶圆级封装）、Fan-Out WLCSP（扇出型晶圆级封装）、Flip Chip（倒装封装）等。资料来源：甬矽电子招股说明书、微电子封装技术（周玉刚等）、励展官网等，德邦研究所 行业深度 半导体 9/46 请务必阅读正文之后的信息披露和法律声明 1.2.四四大大要素助力要素助力先进封装先进封装提质增效、系统集成提质增效、系统集成 先进封装是“超越摩尔定律”的重要途径。先进封装是“超越摩尔定律”的重要途径。集成电路沿着两条技术路线发展，一方面是“摩尔定律”：每隔 18-24 个月，随晶体管尺33、寸微缩，集成电路容纳的元器件数量约增加一倍；而另一方面则是“超越摩尔定律”：以多样化的封装方式提升系统性能。2015 年以后，集成电路制程发展进入瓶颈，芯片特征尺寸已接近物理尺寸极限，晶圆代工成本和研发成本大幅增长，集成电路行业进入“后摩尔时代”。通过先进封装技术提升芯片整体性能或成为集成电路行业技术发展趋势。图图 7：集成电路进入后摩尔时代，先进封装提升整体性能集成电路进入后摩尔时代，先进封装提升整体性能 资料来源：艾邦半导体官网、先进封装技术的发展与机遇（曹立强等），德邦研究所 与传统封装相比，先进封装与传统封装相比，先进封装具有具有小型化、轻薄化、高密度、低功耗、功能小型化、轻薄化、高密34、度、低功耗、功能集集成的优势成的优势。传统封装形态上主要是 2D 平面结构，芯片之间缺乏高速互联的硬件支持；而先进封装能够支持多芯异构集成，具有 2.5D/3D 结构，且芯片之间能实现高速互联。先进封装较传统封装，尺寸更加轻薄的同时，兼顾更高的性能，能实现更高内存带宽，提升数据的传输效率。表表 2：传统封装与先进封装的对比传统封装与先进封装的对比 封装类型封装类型 内存带宽内存带宽 能耗比能耗比 芯片厚度芯片厚度 芯片发热芯片发热 封装成本封装成本 性能性能 形态形态 传统封装传统封装 低 低 高 中 低 低 平面、芯片之间缺乏高速互联 FO WLP 中 高 低 低 中 中 多芯片、异质集成、35、芯片之间高速互联 2.5D/3D 高 高 中 高 高 高 资料来源：人工智能芯片先进封装技术（田文超等），德邦研究所 先进封装在先进封装在 AI、高性能计算、数据中心等新兴应用蓬勃发展、高性能计算、数据中心等新兴应用蓬勃发展，市场规模快速，市场规模快速提升提升。据 Yole 分析，先进封装技术在特定领域需求强劲，比如 FO（扇出型）封装在手机、汽车、网络等领域会有巨大的增量空间；2.5D/3D 封装在 AI、HPC、数据中心等领域也有巨大增量空间。根据 Frost&Sullivan 预测，2021-2025 年中国先进封装市场规模复合增速达到 29.91%，预计 2025 年中国先进封装市场规36、模为 1136.60 亿元。根据 2022 年中国集成电路封测行业发展白皮书 中的数据，全球范围内，预计 2025 年晶圆级封装、倒装、3D 堆叠等先进封装市场规模累计达到约 460 亿美元。行业深度 半导体 10/46 请务必阅读正文之后的信息披露和法律声明 图图 8：先进封装应用场景丰富先进封装应用场景丰富 资料来源：2022 年中国集成电路封测行业发展白皮书、Yole、JW Insights，德邦研究所 图图 9：全球全球先进封装细分市场规模先进封装细分市场规模（亿美元）（亿美元）资料来源：2022 年中国集成电路封测行业发展白皮书、Yole、JW Insights，德邦研究所 基于基于37、 SiP 技术的微系统技术的微系统提出提出先进封装先进封装的的四四个个关键关键要素：要素：Bump（凸块）、（凸块）、RDL（重布线）、（重布线）、Wafer（晶圆）和（晶圆）和 TSV（硅通孔）（硅通孔）：Bump 联通芯片与外部的电路，并能缓解应力；Wafer 充当集成电路的载体；RDL 联通 XY 平面的电路；TSV则贯通 z 轴方向上的电路。前三种技术广泛运用于 2D/2.5D/3D 封装，TSV 则主要运用于 2.5D/3D 封装。随着技术发展，凸块尺寸逐渐缩小，晶圆片则越来越大，RDL 和 TSV 向着尺寸更小，排布更密集发展。图图 10：先进封装四要素先进封装四要素 表表 3：先38、进封装四要素对比先进封装四要素对比 要素要素 作用作用 应用应用 发展趋势发展趋势 存续时间存续时间 RDLRDL 在XY方向联通电气 2D/2.5D/3D 密度提升，宽度和间隙减少 同硅芯片一样 TSVTSV 在 Z 方向联通电气 2.5D/3D 尺寸变小，密度变大 同硅芯片一样 BumpBump 联通硅片之间的电气 2D/2.5D/3D 越来越小 未来或消失 WaferWafer 芯片的载体，也 是 RDL 和TSV 的载体 2D/2.5D/3D 越来越大 同硅芯片一样 资料来源：MicroSystem Based on SiP Technology（Suny Li 编著），德邦研究所 资39、料来源：MicroSystem Based on SiP Technology（Suny Li 编著），德邦研究所 010020030040050060020192020202120222023202420252026Fan-outWLCSPFlip-chip3D stackedED 行业深度 半导体 11/46 请务必阅读正文之后的信息披露和法律声明 1.2.1.倒装（倒装（Flip Chip）与凸块（）与凸块（Bump）倒装技术倒装技术（FC）通过平面排列的通过平面排列的 Bump 将芯片的有缘电路朝下键合到基板、将芯片的有缘电路朝下键合到基板、衬底或电路板上衬底或电路板上来来实现电信号联40、通实现电信号联通。与传统引线键合（WB）相同，倒装是一种实现芯片与基板电气连接的互连技术，不过 WB 的芯片焊盘都在芯片四周，因此 I/O密度受限于引线间距，而 FC 可以在芯片的整个面上排布 Bump 与基板互连，极大提高 I/O 数，缩短互连路径，减薄封装厚度。性能提升方面，倒装的电阻和寄生电容/电感更低，具有更好的频率特性和更低功耗，封装电性能极大提升；此外，Bump 可向基板导热，具有更低热阻和散热性能。图图 11：倒装示意图倒装示意图 图图 12：倒装键合的信号传输相比引线键合更近更快倒装键合的信号传输相比引线键合更近更快 资料来源：techovedas 官网，德邦研究所 资料来源：41、SK 海力士官网，德邦研究所 凸块凸块（Bump）制造技术是倒装等工艺演化的基础工程，制造技术是倒装等工艺演化的基础工程，凸块可凸块可用来用来代替代替引线引线直接直接联通芯片和基板的电信号。联通芯片和基板的电信号。凸块制作的材质主要有金、铜、铜镍金、锡等，应用场景各不相同。凸块间距尺寸（Bump Pitch）越小，意味着凸块密度越大，封装集成度越高，相对工艺难度越大。AnandTech 披露数据显示，台积电凸块间距已推进到 10m 以下；根据未来半导体公众号，通富微电、华天科技等国内厂商先进工艺向 40m 推进。当凸块间距超过 20m，内部互连技术采用基于热压键合（TCB）的微凸块连接技术；而42、未来 HCB（混合铜对铜连接）则能实现更小凸块间距（10m 以下）和更高的凸块密度，并带动带宽和功耗双双提升。表表 4：Bump 结构对比结构对比 Bump 结构结构 应用应用 成分成分 Bump/Ball/RDL厚度厚度 UBM（凸点（凸点下金属层）下金属层）结构结构 电镜图电镜图 金 Bump LCD 驱动 Au 13m TiW/Au MCB Cu/Ni/Au Ti/Cu WLCSP 存储、逻辑/混合信号、功率 IC Cu+ball 沉积 110-250m 铜 RDL Cu/Ni/Au 10m L/S：8/8m 铜柱 Cu+SnAg 帽 100m Pitch115m 资料来源：ChipMO43、S 官网，德邦研究所 行业深度 半导体 12/46 请务必阅读正文之后的信息披露和法律声明 1.2.2.RDL（重布线（重布线层层）RDL（Re-distributed layer，重布线层），重布线层）通过通过在芯片表面沉积金属在芯片表面沉积金属层和相应层和相应的介电层，形成金属导线，的介电层，形成金属导线，可可将将 I/O 端口重新端口重新排布排布到更宽敞的区域到更宽敞的区域。RDL 可形成表面阵列布局，因此放置芯片的方式能紧凑且高效，并减少器件的整体占地面积，极大提高封装效率。目前 RDL 已经是先进封装异质集成的基础，广泛应用于晶圆级扇出封装、扇出基板上芯片、扇出层叠封装和 2.5D/44、3D 封装集成等。图图 13：采用：采用 RDL 技术地芯片与剖面图技术地芯片与剖面图 图图 14：RDL 层重排布线，扩展层重排布线，扩展 I/O 触点触点 资料来源：SK 海力士官网，德邦研究所 资料来源：Lam Research 官网，德邦研究所 表表 5：RDL 技术优势技术优势 提高设计灵活性 RDL 介质层提供了一种在 IC 内联通信号和电源的方法，并且能支持更多引脚数，I/O 触点间距更加灵活、凸点的面积更大。改善电气性能 RDL 中介层因具有极小的信号通孔尺寸，大幅改善了 SerDes 信号完整性(SI)，并且因 RDL 金属厚度而改善了内存 SI。此外，采用的低损耗介电材料有45、助于降低介电损耗。减少占地面积 RDL 将多个芯片集成到单个封装中，从而减少器件的整体占地面积。这有助于打造更微型更紧凑的电子元件。降低设备成本 RDL 技术或替代引线键合和倒装芯片键合工艺，有助于降低设备成本。资料来源：未来半导体、与非网，德邦研究所 头部厂商头部厂商RDL技术技术的线宽和间距的线宽和间距向向1/1m突破突破。RDL采用线宽和间距（L/S）来度量，线宽和间距分别是指金属布线的宽度和它们之间的距离。根据未来半导体和与非网，如今 4 层 RDL 已经成熟，良率达到 99%，约 85%封装需求可通过4 层 RDL 满足，未来 RDL 有望从 4 层增加到 8 层以上。头部封装厂商的46、 RDL L/S将从 2023/2024 年的 2/2m 发展到 2025/2026 的 1/1m，再跨入到 2027 年以后的 0.5/0.5m；国内企业长电科技、通富微电等已突破 5 层，L/S 达 2m。表表 6：头部封测厂头部封测厂 RDL 现有技术对比现有技术对比 企业企业 FC WLP 2.5D/3D Chiplet RDL 日月光日月光 6 层 L/S 1-1.5m 安靠安靠 4 层 L/S 1-2m 台积电台积电 6-14 层 L/S 2m 及以下 三星三星 4 层 L/S 2m 长电科技长电科技 5 层 L/S 2m 通富微电通富微电 5 层 L/S 2m 华天科技华天科技 47、4 层 L/S 2m 资料来源：未来半导体、与非网，德邦研究所 行业深度 半导体 13/46 请务必阅读正文之后的信息披露和法律声明 1.2.3.WLP（晶圆级封装晶圆级封装）晶圆级封装晶圆级封装（WLP）与传统封装流程不同，采用与传统封装流程不同，采用先先封装测试，后切割封装测试，后切割的方式的方式，得到几乎裸片尺寸的封装面积得到几乎裸片尺寸的封装面积。传统技术先在裸片切割，后进行封装，封装后至少增加原芯片 20%的体积；而 WLP 封装则是先封装测试，后切割，封装完成后近乎等同于裸晶的原尺寸，明显缩小封装面积。性能方面，WLP 具有较小的寄生电阻、电容、电感，从而具有较佳的电性表现。从制造48、方面，WLP 为芯片制造、封装、测试等流程实现晶圆级集成铺平道路，大大减少中间环节，使得一个器件从硅片到客户交付的制造流程效率更高，周期更短。图图 15：与传统封装线切割后封装不同，与传统封装线切割后封装不同，WLP 先封装再切割先封装再切割 图图 16：晶圆级封装显著缩小封装面积晶圆级封装显著缩小封装面积 资料来源：艾邦半导体官网，德邦研究所 资料来源：艾邦半导体官网，德邦研究所 以是否扩展封装面积以容纳更多以是否扩展封装面积以容纳更多 I/O 数，数，WLP 可分为可分为扇入扇入型型和和扇出型。扇出型。扇入型（扇入型（Fan-In）：）：芯片尺寸和封装尺寸一致，封装凸球位于芯片尺寸范围内，49、在 I/O 数量较小时可以使用这类技术。而伴随着 IC 信号 I/O 数的增加，且部分组件对于封装后尺寸以及信号输出脚位位置的调整需求，芯片尺寸已经无法容纳足够 I/O 接口，因此变化衍生出扇出型 WLP（FOWLP）。扇出型（扇出型（Fan-Out）：）：芯片经过切割后先被埋入环氧树脂塑料（EMC）等材料中，形成一个塑料模压重组晶圆，再对其进行晶圆级工艺加工，使 I/O 数量和密度大幅提升，不再受芯片尺寸限制。此外扇出型封装在面积扩展的同时，还可以加入其他有源/无源器件，形成系统级封装（SiP）。图图 17：扇入型和扇出型：扇入型和扇出型 WLP 对比对比 图图 18：FIWLP、FOWLP50、 和和 InFO（集成（集成 Fan-Out）资料来源：SK 海力士官网，德邦研究所 资料来源：MicroSystem Based on SiP Technology（Suny Li 编著），德邦研究所 行业深度 半导体 14/46 请务必阅读正文之后的信息披露和法律声明 晶圆级封装的技术发展分两个维度：异构集成；面板级封装。晶圆级封装的技术发展分两个维度：异构集成；面板级封装。异构集成：异构集成：包括多芯片封装、封装中的无源组件集成、封装上的封装等，随着 TSV、集成无缘器件（IPD）、扇出等封装技术的引入，WLP 产品的集成方案广泛应用。比如从 2012 年起，台积电陆续推出的晶圆级集成扇51、出（InFO）、封装上封装（InFO-PoP）等，显著提升封装性能。扇出扇出面板级封装面板级封装（FOPLP）：过去 WLP 一直用直径为 200mm 或 300mm的晶圆片或重构晶圆片生产，这些规格可以利用现有的大型工厂和设备基础设施进行加工。但是由于最后的封装体是矩形的，因此圆形硅片不能提供最高的加工效率和最有效的面密度。因此考虑将面板扩展到矩形而非圆形，再进行进行晶圆级加工，将有效降低成本。据 Yole 报告，FOWLP 的面积利用率小于 85%，而FOPLP（扇出型面板级封装）的面积使用率超过 95%。当放置的芯片数增加，成本也会下降，据Yole测算，圆片晶圆从200mm过渡到300m52、m，节省成本约25%；而从 300mm 圆片晶圆过度到板级晶圆，则能节约 66%成本。图图 19：晶圆级封装及面板级封装芯片占用面积比晶圆级封装及面板级封装芯片占用面积比 图图 20：面板级封装成本与晶圆级封装相比降低面板级封装成本与晶圆级封装相比降低 66%300mm 晶圆晶圆 515*510mm 面板面板 芯片占用芯片占用面积面积 64%93%布局实例布局实例 资料来源：艾邦半导体官网，德邦研究所 资料来源：Yole、艾邦半导体官网，德邦研究所 1.2.4.2.5D/3D 封装与封装与 TSV 技术技术 2.5D 封装封装通过添置一层高密度中阶层提供芯片之间的电气连接，通过添置一层高密度中53、阶层提供芯片之间的电气连接，极大提升封极大提升封装性能装性能。结构上，2.5D 封装的多个芯片并排放置在中阶层（Interposer）顶部，通过芯片的微凸块（Bump）和中阶层的布线实现互连。中阶层类型包括硅、玻璃或有机基板，一般通过 TSV（硅通孔技术）实现上下的互连，再通过凸球（C4）焊接到传统 2D 的封装基板上。相比 PCB 级封装，2.5D 封装内的互连线更细更短，各种元件堆叠得更加紧密，因此具有更高带宽，而且因为元件靠的近、线路短，延迟几乎可以忽略。此外，2.5D 封装结构在与堆叠内存模块（特别是高带宽内存）相结合后能进一步提高整体性能。3D 封装封装可以容纳多个可以容纳多个不同制54、程的不同制程的异构裸片异构裸片，可兼顾高性能和低成本。，可兼顾高性能和低成本。相比于2.5D 封装将芯片集成在中阶层上，3D 封装则是直接在芯片上打孔（TSV）和布线（RDL），并通过微凸块等技术彼此互连，电气连接上下层芯片。3D 封装可以容纳多个异构裸片，如逻辑、存储器、模拟、射频和微机电系统(MEMS)，其中高速逻辑可以采用先进制程节点，而模拟逻辑可以采用较早的制程节点。这为系统级芯片(SoC)集成提供了一个替代方案，使得开发人员不必为了在单个封装中集成更多功能而不得不采用成本昂贵的新的制程节点，也能节省漫长开发周期带来的额外成本。因此 3D 封装有望同时实现高性能和低成本。行业深度 半导55、体 15/46 请务必阅读正文之后的信息披露和法律声明 表表 7：2.5D 封装和封装和 3D 封装技术分类封装技术分类 结构结构 垂直垂直互连互连 技术技术 中阶层中阶层 材料材料 技术介绍技术介绍 示意图示意图 2.5D 封装 引线/FC-由一块插入中阶层的大芯片作为载体，上方安装多个裸芯片，由引线或 FC 工艺联通电气。TSV 硅中介层 结合 RDL、TSV（硅通孔）等技术的晶圆级硅基板，具有较高的细间距布线能力，代表应用为台积电的 CoWoS 技术。硅桥 在基板上集成硅桥用于芯片间的互连，并将硅桥嵌入封装基板中从而得到性能与成本之间的良好平衡。有机材料 有机材料能够将其介电常数调整到低56、于硅，有助于降低封装中的 RC延迟，而且有机材料相比硅基中介层更优成本优势。但是有机材料的布线密度较低。TGV 玻璃基板 因为玻璃具有极高电阻率、与硅相近且可调节的热膨胀系数，适合大尺寸制造、透光性好等优点，是理想的 2.5D 转接板材料，但是目前制造基础设施还远不及硅成熟。堆叠封装（PiP）引线/FC-PiP 封装中，几个小型系统级封装安装在一个大型系统级封装内 层叠封装（PoP）PoP 封装中，一个系统级封装安装在一个大型系统性封装上 3D 封装 TSV 硅中阶层 直接在芯片上打孔（TSV）和布线（RDL），并通过微凸块等技术彼此互连，电气连接上下层芯片 资料来源：MicroSystem 57、Based on SiP Technology（Suny Li 编著）、Recent Progress of TGV Technology for High Performance Semiconductor Packaging（Beom Chang Seok et al.）、微电子封装技术（周玉刚等）、艾邦半导体官网等，德邦研究所 基于基于 TSV 工艺的工艺的 2.5D/3D 封装具有远超过往封装具有远超过往堆叠封装堆叠封装的性能、功耗、密度和的性能、功耗、密度和外形尺寸外形尺寸。与传统引线键合的系统级封装 SiP 相比，TSV 优势包括：提高电性提高电性能：能：相比引线键合，TSV 通过58、垂直互连极大缩短互连线长度，减少传输延迟和损失，降低电容和电感，实现芯片间的低功耗、高速通讯。高密度集成：高密度集成：TSV 技术能减少封装的几何尺寸和重量，满足多功能和小型化的需求。多种功能集成：多种功能集成：TSV 互连的方式可以使不同的功能芯片（如射频、存储、逻辑、数字和 MEMS 等）集成到一起，实现多功能。降低制造成本：降低制造成本：虽然目前 TSV 技术工艺成本较高，但是可以在元器件总体水平上降低制造成本。行业深度 半导体 16/46 请务必阅读正文之后的信息披露和法律声明 2.CoWoS 和和 HBM：相辅相成，：相辅相成，AI 芯片的芯片的绝佳绝佳搭档搭档 2.1.CoWoS：59、AI 时代的先进封装版本答案时代的先进封装版本答案 2.1.1.AI GPU 强需求，先进封装进入算力时代大赛道强需求，先进封装进入算力时代大赛道 算力作为人工智能发展的动力，需求随大模型推出爆炸式提升。算力作为人工智能发展的动力，需求随大模型推出爆炸式提升。2024 年 5 月，IDC 预测全球 2024 年将生成 159.2 ZB（Zettabyte，十万亿亿字节）数据，2028 年将增加一倍以上，达到 384.6 ZB，复合增长率为 24.4%。此外，据中国算力发展指数白皮书（2023 年），随着新推出的大语言所使用的数据量和参数规模呈现“指数级”增长，智能算力需求爆发式增加。以 GPT60、 大模型为例，GPT-3 模型参数约 1746 亿个，训练一次需要的总算力约 3640PF-days，即以每秒一千万亿次计算，需要运算 3640 天。2023 年推出的 GPT-4 参数数量可能扩大到 1.8 万亿个，是 GPT-3 的 10 倍，训练算力需求上升到 GPT-3 的 68 倍，在 2.5 万个 A100上需要 90-100 天。图图 21：大语言模型参数规模呈现“指数级”增长大语言模型参数规模呈现“指数级”增长 图图 22：参数规模已突破万亿参数规模已突破万亿 资料来源：Microsoft Research Asia，德邦研究所 资料来源：CAICT，德邦研究所 GPU 是是用61、量最用量最多的多的 AI 芯片，供应商英伟达一枝独秀芯片，供应商英伟达一枝独秀。AI 芯片是人工智能产业的关键硬件之一，从狭义上讲，特指为加速 AI 算法而特别设计的芯片。从技术架构分类，AI 芯片可分为 GPU、FPGA、ASIC 以及类脑芯片，其中 GPU 芯片主要用于处理图形、图像方面的数据运算，因架构中融合了大量高效的运算单元和快速内存，拥有卓越的浮点运算性能和并行处理速度，尤其适合解决 AI 算法方面的问题。2022 年中国 AI 芯片市场中 GPU 的市场份额最大，占比达 89%。在独立 GPU 市场上，主要由英伟达、AMD 和英特尔三家占据，据 JPR 数据，23 年Q1，英伟达62、、AMD 和英特尔的市场份额占比分别为 84%、12%和 4%。24 年 Q1，英伟达 GPU 出货份额上升至 88%。行业深度 半导体 17/46 请务必阅读正文之后的信息披露和法律声明 图图 23：中国中国 2022 年年 AI 芯片市场芯片市场占比占比 图图 24：24Q1 英伟达独立（英伟达独立（discrete）GPU 份额达份额达 88%资料来源：IDC、中商产业研究院，德邦研究所 资料来源：JPR，德邦研究所 众多高级众多高级GPU芯片借助台积电芯片借助台积电CoWoS封装集成封装集成。英伟达畅销英伟达畅销GPU：A100、A30、A800、H100、H800、H200 和 GH63、200 等均采用台积电 CoWoS-S 封装工艺。据 DigTimes 报道到 2024 年底英伟达能消耗台积电一半的预计产能。AMD GPU：Instinct MI100、Instinct MI200/MI250X、Instinct MI300 也采用台积电CoWoS 封装。除此之外，Broadcom、Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、Xillinx FPGA、Intel Spring Crest 和 Habana Labs Gaudi产品也使用了 CoWoS 技术。2.1.2.台积电台积电 CoWoS 性能优异，性能优异64、，AI 芯片芯片应用匹配度应用匹配度高高 CoW+oS 的的 2.5D 封装封装结构结构颠覆传统颠覆传统。2012 年 CoWoS（Chip on Wafer On Substrate）登台亮相，结构上由 CoW 和 oS 组合而来：借助微凸块（Bumps）技术，先将芯片通过 CoW（Chip on Wafer）的封装制程连接至硅中介层（Silicon Interposer），再利用 C4（铜凸块）技术，将 CoW 与封装基板（Package Substrate）连接，整合成为 CoWoS。其中硅中阶层先由 TSV 技术形成联通上下的通孔，再使用 RDL 形成高密度布线，因此信号可以经由硅中阶65、层高速传输，相比过去芯片间引线键合，大大提高了互连密度和数据的传输带宽。CoWoS 的核心就是将不同的芯片堆叠在同一个硅中阶层以实现多芯片高性能互联。图图 25：CoWoS 示意图示意图 资料来源：WikiChip，德邦研究所 GPU,89%NPU,9.60%ASIC,1%FPGA,0.40%GPUNPUASICFPGA12%19%12%4%1%84%80%80%0%10%20%30%40%50%60%70%80%90%100%23Q123Q424Q1AMDIntelNvidia 行业深度 半导体 18/46 请务必阅读正文之后的信息披露和法律声明 CoWoS 非常非常适合适合需要大量并行技术66、、处理大量数据向量以及需要高内存带需要大量并行技术、处理大量数据向量以及需要高内存带宽的应用场景。宽的应用场景。在高性能计算领域，CoWoS 封装具备整合多个处理器芯片、高速缓存和内存于同一封装中的能力，从而实现卓越的计算性能和数据吞吐量，这一特性在数据中心、超级计算机和人工智能应用领域具有突出的重要性。从技术来看，CoWoS 能最大程度发挥 HBM 以及 Chiplet 等先进技术的潜能。CoWoS 与HBM 相互成就，内存与处理单元的物理距离更近，且中介层助力互联性能提升，从而实现更高、更快的传输。CoWoS 与 Chiplet 的结合能提高系统级性能和功效。与传统的 SiP 相比，CoW67、oS 技术能在封装中支持更多数量的晶体管。表表 8：CoWoS 封装的技术优势封装的技术优势 性能高性能高 多个芯片高密度集成，显著减少物理距离，提高系统整体性能；使用 TSV 技术，使得芯片间能垂直互连，大幅缩减信号传输路径，减少信号延迟；由于互连长度减少，信号传输中的衰弱和干扰减少，提高了信号的完整性和可靠性；CoWoS 封装能更有效地分布和散热，有助于在高性能计算中维持温度；支持异构集成，充分整合成熟和先进制程芯片，优化成本和性能。功耗低功耗低 更短地互连路径（TSV）和优化地电源分布网络有助于降低整体功耗，适配移动设备和数据中心等能效要求高地应用场景。封装体积小封装体积小 CoWoS 68、方案通过 3D 堆叠将封装的数量从多个减少到 1 个，有助于减小电子设备体积。资料来源：芯语、半导体封装工程师之家、中国电子报，德邦研究所 CoWoS 已迭代多代，已迭代多代，以以增加增加中介层尺寸中介层尺寸和和内存容量（内存容量（HBM）为主线为主线。2011年第一代 CoWoS 被 Xilinx（赛灵思）的高端 FPGA“7V2000T”采用，封装体中配备四个28纳米CMOS工艺的FPGA逻辑芯片，硅中介层的最大尺寸为775mm2。2016 年第三代 CoWoS 首次组合 HBM 和逻辑芯片，随后 HBM 安装的数量持续增长且 HBM 不断升级。第六代 CoWoS 的硅中介层尺寸达 34069、0mm2，配备 HBM数量达到 12 个。但是随着硅中介层的面积增加从 12 英寸的晶圆能获得的中阶层数量也将减少。在 12 英寸的晶圆中，晶圆边缘的所有中阶层都会有缺陷，若每个中阶层为正方形（58mm*58mm），则最多能从 12 英寸晶圆中得到 9 个中阶层。表表 9：CoWoS 世代演进世代演进：HBM 组合数量增加，中阶层面积增大组合数量增加，中阶层面积增大（CoWoS Gen6：单单个个 12 英寸晶圆英寸晶圆实际实际只能得到只能得到 9 个硅中阶层个硅中阶层）时间时间 世代世代 逻辑芯片逻辑芯片 HBM 配置配置 硅中介层面积硅中介层面积（mm）12 英寸硅片面积英寸硅片面积/硅硅70、中介层面积中介层面积 2011 Gen1 FPGA-775（28*28）91 2014 Gen2 FPGA-1150（34*34）61 2016 Gen3 GPU HBM2*4 个个 1150（34*34）61 2019 Gen4 GPU HBM2*6 个个 1700（41*41）42 2021 Gen5 GPU+SOC HBM2E*8 个个 2500（50*50）28 2023 Gen6 GPU+SOC HBM3*12 个个 3400（58*58）21 资料来源：半导体产业纵横、Tadashi Kamewada，德邦研究所 行业深度 半导体 19/46 请务必阅读正文之后的信息披露和法律声明71、 除除搭载搭载硅中介层硅中介层的的 CoWoS-S，台积电还研发出两类，台积电还研发出两类搭载其他搭载其他中阶层材料中阶层材料的技术的技术：CoWoS-R（RDL+有机材料有机材料）；CoWoS-L（RDL+Chiplet 硅桥硅桥）。CoWoS-S（中介层是硅衬底中介层是硅衬底）：2011 年开发的第一个 CoWoS 技术，利用硅片作为微芯片的桥梁，芯片互连密度相比其他两种方案最高的。CoWoS-R（中介层由（中介层由 RDL+有机材料构成）：有机材料构成）：出于成本考虑采用 RDL+有机转接板作为中介层，但是该方式的芯片互联密度较低，适用于需要降低封装成本并且具有一定性能需求的应用。CoW72、oS-L（中介层由（中介层由 RDL+Chiplet 硅桥硅桥构成）：构成）：将小“硅桥（LSI）”安装在有机转接板中，即仅在芯片链接部分使用硅片，从而实现高密度芯片互连，综合利用 RDL 和硅互连（LSI）的优点实现更高效的封装，生产成本和综合性能介于CoWoS-S 和 CoWoS-R 之间。图图 26：台积电三种台积电三种 CoWoS 封装结构封装结构 资料来源：人工智能芯片先进封装技术（田文超等），德邦研究所 台积电已打造先进封装产品矩阵台积电已打造先进封装产品矩阵 3D Fabric，包括先进，包括先进 2D 封装封装 InFO、2.5D封装封装 CoWoS 以及以及前段前段 3D 整73、合芯片系统整合芯片系统 SoIC。InFO：集成扇出型晶圆级封装是一种晶圆级系统集成技术平台，具有高密度RDL（再分布层）和 TIV（通过 InFO 通孔）以实现高密度互连和高性能。SoIC：前段 3D 芯片堆叠技术，用于重新集成从 SoC 划分的小芯片，最终的集成芯片在系统性能方面优于原始 SoC，并且还提供了集成其他系统功能的灵活 行业深度 半导体 20/46 请务必阅读正文之后的信息披露和法律声明 性。相较 2.5D 封装方案，SoIC 的凸块密度更高，传输速度更快，功耗更低。图图 27：台积电台积电 3DFabric 先进封装产品矩阵涵盖先进封装产品矩阵涵盖 CoWoS、InFO 和和74、 SoIC 等等 资料来源：台积电官网，德邦研究所 三星和英特尔三星和英特尔也将先进封装技术作为发展重点，也将先进封装技术作为发展重点，都已完成都已完成 2.5D/3D封装部署。封装部署。三星三星I-Cube：作为异质整合技术，I-Cube可将一个或多个逻辑芯片（如CPU、GPU 等）和多个存储芯片（如 HBM）整合连接在中介层顶部。I-Cube 封装技术可与台积电 CoWoS 封装制程相抗衡，该项技术已投入使用。英特尔英特尔 EMIB：全称“Embedded Multi-Die Interconnect Bridge”，是英特尔在 2.5D IC 上的尝试。结构上看，没有引入额外的硅中介层，75、而是只在两枚裸片边缘连接处加入了一条硅桥接层（Silicon Bridge），并重新定制化裸片边缘的 I/O引脚以配合桥接标准。图图 28：台积电、英特尔、三星的台积电、英特尔、三星的 2.5D/3D 封装布局封装布局 资料来源：集成电路产业技术发展趋势探讨（刘新阳等），台积电、英特尔、三星官网，德邦研究所 行业深度 半导体 21/46 请务必阅读正文之后的信息披露和法律声明 2.1.1.CoWoS 供不应求，传统封装大厂加速入局相关工艺端供不应求，传统封装大厂加速入局相关工艺端 台积电台积电 CoWoS 产能预计不断上调，产能预计不断上调，2024 年底或达到每月年底或达到每月 4 万片万片76、。据TrendForce 报道称，预估到 2024 年底，台积电 CoWoS 产能将达到每月 4 万片，较 2023 年总产能提升超 150%；AnandTech 披露，2024 年 5 月台积电宣布计划以超过 60%的 CAGR 扩大 CoWoS 产能，截至 2026 年台积电目标将 CoWoS 产能扩张到 2023 年 4 倍水平以上。除先进封装巨头全栈式生产除先进封装巨头全栈式生产 CoWoS，传统封装厂商仍有机会分一杯羹。，传统封装厂商仍有机会分一杯羹。据据集微网，将集微网，将 CoWoS 生产拆分成两个部分是可行的。生产拆分成两个部分是可行的。其中，一种方案是台积电完成晶圆和中介层生77、产，即 CoWoS 的“CoW”部分，然后交由自家（比如空余 InFO产能）或别家封装厂完成“oS”部分；另一种方案是联电生产硅中介层，即“Co”部分，再送往安靠或日月光完成“WoS”部分。但是生产 CoWoS 涉及诸多工艺的 know-how，产业链分工背景下，提升工艺良率需要两部分厂商通力合作。合作制造 CoWoS 的方式得到的成品价格或远高于台积电。表表 10：联电、力成、日月光等厂商已加速入局联电、力成、日月光等厂商已加速入局 CoW 或或 WoS 工艺段。工艺段。各厂商进展各厂商进展 内容内容 联电规划中介层产能联电规划中介层产能 台湾先进半导体代工厂联华电子（UMC）正积极布局先进78、封装领域，据财讯快报 2024 年 4 月 24 日报道，联电联电 24 年年 2.5D 封装中介层产能封装中介层产能预计将预计将维持在每月维持在每月 6000 片片 日月光推出日月光推出 VIPack 先进封装平台先进封装平台 台湾封测厂日月光推出垂直互连的先进封装解决方案 VIPack，通过微凸块技术晶片与晶圆互连间距制程从 40 微米提升到 20 微米，满足AI 应用 Chiplet 集成的需求 力成携手华邦电提供力成携手华邦电提供 异构集成封装技术异构集成封装技术 2023 年底，力成宣布与华邦电结盟，由力成提供 2.5D 及 3D 先进封装服务，包括 Chip on Wafer（Co79、W）、凸块及硅通孔等封装技术，并由华邦电提供硅中介层，从而实现异构集成。资料来源：经济日报、Tech News、工商时报、财讯快报，德邦研究所 行业深度 半导体 22/46 请务必阅读正文之后的信息披露和法律声明 2.2.HBM：AI 芯片的最佳芯片的最佳显存显存方案方案，市场需求高涨，市场需求高涨 2.2.1.HBM 缓解内存墙问题，满足缓解内存墙问题，满足 AI 高性能动态存储需求高性能动态存储需求“存”与“算”失调，内存墙问题亟待解决。“存”与“算”失调，内存墙问题亟待解决。绝大多数现代计算机都是基于冯诺依曼结构建造的。该结构需要CPU 从存储器取出指令和数据进行相应的计算。这种“存算分80、离”结构导致“内存墙”产生：与内存的整体存储容量相比，处理器与内存之间的数据交换量太小。在高性能计算、数据中心、人工智能（AI）应用中，顶级高算力芯片的数据吞吐量峰值在数百 TB/s 级别，但主流 DRAM 内存或显存带宽一般为几 GB/s 到几十 GB/s 量级，与 TB/s 量级有较大差距，DRAM内存带宽成为制约计算机性能发展的重要瓶颈。而且当数据频繁搬运，在存储、计算之间来回转移时，还会导致严重的功耗损失：据英特尔的研究表明，当半导体工艺达到 7nm 时，数据搬运功耗高达 35pJ/bit，占总功耗的 63.7%。打破内存墙打破内存墙或推动数据科学或推动数据科学实现创新：实现创新：根据81、AI and Memory Wall（Amir Gholami et al.），每当 GPU 内存容量增加时，数据科学家便有机会设计更新模型。图图 29：CPU 与存储器发展趋势与存储器发展趋势 图图 30：训练不同神经网络模型所需的内存量训练不同神经网络模型所需的内存量 资料来源：半导体产业纵横公众号，德邦研究所 资料来源：arxiv、AI and Memory Wall（Amir Gholami 等），德邦研究所 HBM(High Bandwidth Memory)即高宽带存储器，即高宽带存储器，结构上包括多层结构上包括多层 DRAM芯片和一层基本逻辑芯片芯片和一层基本逻辑芯片。参考高带宽82、存储器的技术演进和测试挑战（陈煜海等），HBM 上部分由多层 DRAM 堆叠组成，不同 DRAM 芯片之间以及 DRAM 和逻辑芯片之间利用 TSV（硅通孔）和微凸块（Micro bump）实现通道连接。每个DRAM 芯片可通过多达 8 条通道与外部相连，每个通道可单独访问 1 组 DRAM阵列，通道间访存相互独立。逻辑芯片可控制 DRAM 芯片，并提供与控制器芯片连接的接口，主要包括测试逻辑模块和物理层（PHY）接口模块，其中 PHY 接口通过中间介质层与 CPU/图形处理器（GPU）/片上系统（SoC）直接高速连通，直接存取（DA）端口提供 HBM 中多层 DRAM 芯片的测试通道。中间介83、质层通过微凸块连接到封装基板，从而形成 2.5D 的 SiP 系统。JEDEC 发布发布 HBM1 行业标准，行业标准，多层多层 DRAM 提升存储容量，多通道数提升访提升存储容量，多通道数提升访存性能。存性能。国际电子元件工业联合会（JEDEC）发布的第一个 HBM 标准 JESD235定义了具有 1024bit 接口和单引脚 1Gbit/s 数据速率的 HBM1 存储芯片，该芯片堆叠了 2 个或 4 个 DRAM，在基本逻辑芯片上，每个 DRAM 芯片具有 2 个 128 行业深度 半导体 23/46 请务必阅读正文之后的信息披露和法律声明 bit 通道，共有 8 个阵列（B0B7），最多84、支持 8 个 128bit 通道（CH0CH7），总带宽为 128 GB/s。每个通道实质上是具有 2n（n 代表总线位宽）预取架构的128 bit DDR 存储器接口，主要包括 128 bit 数据、8 bit 行命令地址和 6 bit 列命令地址、源同步时钟、校验、数据屏蔽等信号，还包括复位、IEEE 1500 测试端口和电源、地等公共信号。访存的读、写操作过程基本与 DDR 存储器芯片相同。HBM1 芯片具备半独立的行、列命令接口，支持读、写命令与其他命令并行执行，增加了命令接口带宽，提高了访存性能。图图 31：HBM 堆叠堆叠 DRAM 结构结构 图图 32：HBM1（JESD235 85、标准）标准）资料来源：高带宽存储器的技术演进和测试挑战（陈煜海等），德邦研究所 资料来源：高带宽存储器的技术演进和测试挑战（陈煜海等），德邦研究所 较传统较传统 DDR，HBM 高带宽性质高带宽性质打破内存墙，打破内存墙，满足满足 AI 高性能动态存储需求高性能动态存储需求。1）高速及带宽高速及带宽：虽然 HBM2E 和 HBM3 单引脚最大 I/O 速度不如 GDDR5，但 HBM 的堆栈方式可以通过更多的 I/O 数量提供远高于 GDDR5 存储器的总带宽。如 HBM2（1024）带宽可以达到 307 GB/s，而 GDDR5 存储器（32）的带宽仅为 28 GB/s。2）低功耗）低功耗:86、由于采用了 TSV 和微凸块技术，DRAM 裸片与处理器间实现了较短的信号传输路径以及较低的单引脚 I/O 速度和 I/O 电压，使 HBM 具备更好的内存功耗能效特性，相比传统 GDDR5 存储器，HBM2 的单引脚 I/O 带宽功耗比数值降低 42%。3）小体积：）小体积：HBM 将原本在 PCB 板上的 DDR 内存颗粒和 CPU 芯片一起全部集成到 SiP 里，因此 HBM 在节省产品空间方面也更具优势，相比于 GDDR5存储器，HBM2 能节省 94%的芯片面积。图图 33：HBM 堆叠结构堆叠结构可可提升总带宽提升总带宽 图图 34：HBM2 较较 GDDR5 单引脚单引脚 I/O87、 带宽功耗降低带宽功耗降低 42%资料来源：高带宽存储器的技术演进和测试挑战（陈煜海等），德邦研究所 资料来源：高带宽存储器的技术演进和测试挑战（陈煜海等），德邦研究所 行业深度 半导体 24/46 请务必阅读正文之后的信息披露和法律声明 HBM 与先进封装相辅相成。与先进封装相辅相成。对于 GDDR，32 个引脚只需要铜线相连即可，不需要单独做微缩处理；而 HBM 引脚数多达 1024 个，在 PCB 板上直接通过铜线连接并非易事。CoWoS 等 2.5D 先进封装技术通过在 HBM 与 PCB 板之间添加中介层，以支持 HBM 的高引脚数和短走线长度需要，能够实现 PCB 及封装基板上无法88、实现的密集互连。2012 年，台积电开发出可实现异构封装的 CoWoS，2014年 AMD 与 SK 海力士合作开发 TSV（Through Silicon Via）HBM 产品，采用 HBM的产品开始正式发布。表表 11：HBM 与与 GDDR 引脚及带宽对比引脚及带宽对比 年份年份 对比对比 引脚数引脚数 速度速度 带宽带宽 带宽差距带宽差距 2014 GDDR5 32 9Gbps 36GB/s 约 3.56 倍 HBM1 1024 1Gbps 128GB/s 2018 GDDR6 32 18Gbps 72GB/s 约 4.26 倍 HBM2 1024 2.4Gbps 307GB/s 2089、20 GDDR6X 32 21Gbps 84GB/s 约 5.48 倍 HBM2e 1024 3.6Gbps 460GB/s 2022 GDDR6x 32 24Gbps 96GB/s 约 8.53 倍 HBM3 1024 6.4Gbps 819GB/s 2021 GDDR7 32 32Gbps 128GB/s 约 9.24 倍 HBM3e 1024 9.2Gbps 1.15TB/s 资料来源：namuwiki，德邦研究所 2.2.2.从从 HBM1 到到 HBM3E 性能倍增，三大厂竞争亦越演愈烈性能倍增，三大厂竞争亦越演愈烈 HBM 三大制造商三大制造商 SK 海力士官网海力士官网、三星和美90、光、三星和美光间竞争愈演愈烈。间竞争愈演愈烈。最早由 SK海力士官网量产 HBM1，HBM2 则是三星拔得头筹。当英伟达 GPU 引爆市场时，SK 海力士官网也凭借率先量产 HBM3 而大获成功。美光最初开发 HMC（混合内存立方体），而随着 JEDEC 正式认证 HBM 标准，美光在 2018 年放弃 HMC，并在大幅落后韩国两家制造商后开始 HBM 的开发。据 TrendForce 预测，2024 年SK 海力士官网可能获得全球市场 52.5%的份额，其次是三星（42.4%）和美光（5.1%）。图图 35：HBM 竞争格局竞争格局（2022 年和年和 2024 年）年）图图 36：HBM 91、不同不同世代世代占比占比变化（变化（2022-2024 年）年）资料来源：TrendForce，德邦研究所 资料来源：TrendForce，德邦研究所 三大制造商新三大制造商新设设 HBM 工厂或于工厂或于 2025 年完工年完工。SK 海力士官网于 2023 年开始在其工厂 M15 生产 HBM，M16 预计 2025 年实现产能扩张，到 2025 年其在建的 M15X 工厂将生产 HBM3E 和 HBM4。三星于 2023 年在显示器工厂开始生产50%52.50%40%42.40%10%5.10%0%20%40%60%80%100%20222024ESK海力士三星美光8%39%60%70%92、50%25%22%11%15%0%20%40%60%80%100%20222023E2024FHBM3HBM2EOthers 行业深度 半导体 25/46 请务必阅读正文之后的信息披露和法律声明 HBM，2024 年现有厂房预计接近满产，新厂房 P4L 规划于 2025 年完工。美光或跳过 HBM3，计划直接参与 HBM3E 的竞争，其 Boise 厂区预期于 2025 年完工并陆续移机，并计划于 2026 年量产。根据 TrendForce，尽管三大原厂的新厂将于 2025 年完工，但部分厂房后续的量产时程尚未有明确规划，需依赖 2024 年的获利，才得以持续扩大采购机台。图图 37：SK 93、海力士官网海力士官网、三星和美光的、三星和美光的 HBM 路线图路线图 资料来源：eetimes、DIGI TIMES Research，HBM 技术与产能发展（2024 年 1 月）报告，德邦研究所 从市场表现来看，从市场表现来看，2024 年上半年年上半年 HBM3 为主流为主流，三星，三星 HBM3 通过验证后开通过验证后开始急转直追始急转直追。据 TrendForce 在 2024 年 3 月 13 日的报道，截至当时 HBM3 为2024 年的市场主流。在 HBM3 的产品竞争中，SK 海力士官网的市占率超 9 成。2024 年 Q1，三星 HBM3 产品陆续通过 AMD MI30094、 系列验证，市占率急转直追。美光没有加入 HBM3 供应竞争。HBM3e将集中在将集中在 2024年下半年出货。年下半年出货。2024年5月 20日TrendForce 指出，HBM3e 将在今年成为市场主流，出货量集中在下半年。目前，SK 海力士官网仍然是主要供应商，与美光一起，都使用 1beta nm 制程，并且都已开始向英伟达供货。三星使用 1alpha nm 制程，预计将在第二季度完成认证，于年中开始交付。HBM4 有望有望 2026 年上市。年上市。据 TrendForce，HBM4 预计规划于 2026 年推出。随着客户对运算效能要求的提升，在堆栈的层数上，HBM4 除了现有的 195、2 层外，也将再往 16 层发展。HBM4 12 层产品将于 2026 年推出；而 16 层产品则预计于2027 年问世。此外，受到规格更往高速发展带动，将首次看到 HBM 最底层的逻辑芯片采用 12nm 制程 wafer，该部分将由晶圆代工厂提供，使得单颗 HBM 产品需要结合晶圆代工厂与存储器厂的合作。表表 12：HBM 模块开发路线模块开发路线 分类分类 版本版本 HBM1 HBM2 HBM2E HBM3 HBM3E HBM4 时间时间 2014 2018 2020 2022 2024 2026 性能性能 芯片密度芯片密度 2Gb 8Gb 16Gb 16Gb 24Gb 24Gb 最大带宽96、最大带宽 128GB/s 0.3TB/s 0.5TB/s 0.7TB/s 1.18TB/s 1.65TB/s 配置配置 最高堆叠层数最高堆叠层数 4HI 8HI 8HI 12HI 12HI 16HI 容量容量 1GB 8GB 16GB 24GB 36GB 48GB I/O 数数 1024 1024 1024 1024 1024 2048 行业深度 半导体 26/46 请务必阅读正文之后的信息披露和法律声明 功率功率 vDDC(GPU 电电压）压）1.2V 1.2V 1.2V 1.1V 1.1V 1.05V vDDQ（输出（输出级漏极电压）级漏极电压）1.2V 1.2V 1.2V 1.1V 1.97、1V 0.8V 资料来源：pcwatch、SK 海力士官网在 IMW2024 上发表的论文（论文编号 1.1），德邦研究所 2.2.3.HBM 单位价格远高于传统存储器，单位价格远高于传统存储器，AI 服务器服务器需求猛增需求猛增有望拉动出货有望拉动出货 主流主流 GPU 芯片的芯片的 HBM 用量提升。用量提升。英伟达 A100 芯片内存分 40GB 和 80GB两个版本，分别采用 5 颗 HBM2 或 HBM2E；H100PCIe 版本内存 80GB，使用 5颗 HBM2E；H200 内存 141GB，使用 6 颗 HBM3E；最新发布的 B100 和 B200内存达到 192GB，使用 98、8 颗 HBM3E。表表 13：主流主流 AI 芯片芯片相关相关 HBM 性能和用量性能和用量 公司公司 型号型号 容量容量（GB）HBM 版本版本 HBM 芯片芯片个个数数 HBM 层层数数 传输速度传输速度（GTs）带宽带宽（GB/s）英伟达 A100 40GB PCle 40 HBM2 5 4/8+1 2.43 1,555 A100 80GB PCle 80 HBM2E 5 8+1 3.02 1,935 A100 40GB SXM 40 HBM2 5 4/8+1 2.43 1,555 A100 80GB SXM 80 HBM2E 5 8+1 3.19 2,039 H100 PCle 8099、 HBM2E 5 8+1 3.19 2,039 H100 SXM 80 HBM3 5 8+1 5.23 3,350 H100 NVL 192 HBM3 12 8+1 5.08 7,800 H100S SXM 120/144 HBM3 5/6 12+1 5.6 3584/4301 谷歌 Google TPUv4i 8 HBM2 2 4+1 2.29 585 Google TPUv4 32 HBM2 4 8+1 2.34 1,200 Google TPUv5i 16 HBM2E 2 4+1 3.2 819 Google TPUv5 64 HBM3 4/6 8+1 5.2 2662/3993 AMD100、 AMD MI250X 128 HBM2E 8 8+1 3.2 3,277 AMD MI300A 128 HBM3 8 8+1 5.2 5,325 AMD MI300X 192 HBM3 8 12+1 5.6 5,734 其他 AWS Trainium/Inferentia 2 32 HBM2E 2 4+1 3.2 819 资料来源：Semianalysis、AI Capacity Constraints-CoWoS and HBM Supply Chain（Dylan Patel,Myron Xie,and Gerald Wong），德邦研究所 价：价：根据微细加工研究所及根据微细加工研究所101、及 Yole 测算数据，测算数据，HBM 价格远高于传统价格远高于传统 DRAM。1）单位）单位 GB 价格：价格：无论是各类 HBM 还是常规 DRAM，通常在刚上市时单位GB 的价格最高，随后价格呈现减少趋势。但是 DRAM 和 HBM 在单位 GB 的价格会相差 20 倍以上。在 2019 年普通 DRAM 单位 GB 的价格为 0.49 美元，而HBM2 却是 11.4 美元，高出 23 倍；HBM2E 刚上市时价格为 13.6 美元，高出 28倍；HBM4 预计上市时价格达到 14.7 美元，高出近 30 倍。2）HBM 平均价格平均价格远高于远高于 DDR 成本：成本：对比 HBM102、 的平均价格，HBM2 最高价格为 73 美元，HBM2E 为 157 美元，HBM3 为 233 美元，HBM3E 为 372 美元，HBM4 则达到 560 美元。此外，DRAM 制造商采用 1z 节点工艺生产的 16GB DDR5 DRAM 成本最高为 3-4 美元，而 2024 年 SK 海力士官网发布的 HBM3E 价格却达到 361 美元，高出约 90-120 倍。行业深度 半导体 27/46 请务必阅读正文之后的信息披露和法律声明 图图 38：各类：各类 HBM 以及常规以及常规 DRAM 每每 GB 平均价格（美元）平均价格（美元）图图 39：各类：各类 HBM 的平均价格（美103、元）的平均价格（美元）资料来源：EE Times Japan 官网、微细加工研究所、Yole Intelligence，德邦研究所 资料来源：EE Times Japan 官网、微细加工研究所、Yole Intelligence，德邦研究所 量：量：AI 服务器出货量服务器出货量高涨高涨，HBM 渗透率大幅提升。渗透率大幅提升。据 IDC 统计，2023 年全球 AI 服务器市场规模预计为 211 亿美元，2025 年将达到 317.9 亿美元，2023-2025 年 CAGR 为 22.7%。出货量方面，根据TrendForce 数据，2023 年 AI 服务器出货量近 120 万台，占据服104、务器总出货量的近 9%，年增长达 38.4%。TrendForce 预计 2026 年，AI 服务器出货量为 237 万台，占比达 15%，2024-2026 年复合年增长率约 25.50%。据 TrendForce 预测，2023-2024 年，产能方面，HBM 占 DRAM 总产能分别是 2%和 5%，到 2025 年占比有望超过 10%；产值方面，2024 年起 HBM 占比DRAM 总产值预估可超过 20%，到 2025 年有机会超过 30%。TrendForce 认为2024 年 HBM 需求增长率接近 200%，2025 年可望将再翻倍。图图 40：GPU 中中 HBM 提供存储，105、提供存储，HBM 中多层中多层 DRAM 颗粒堆叠颗粒堆叠 图图 41：多个：多个 GPU 组成服务器组成服务器 资料来源：Applied Materials analysis 官网，德邦研究所 资料来源：英伟达官网，德邦研究所 目前市场上主流的 AI 服务器配置 8 个 GPU 芯片，每个 GPU 芯片配备多个HBM 芯片，结构上 HBM 芯片中又包含堆叠的 HBM 颗粒，因此可以根据 AI 服务器出货量推算 GPU 用量个数、HBM 芯片用量个数及 HBM 颗粒的需求量，并由此测算制备 HBM 芯片所需的晶圆产能需求。根据 TrendForce 集邦咨询资深研究副总吴雅婷，在同制程同容量下106、，HBM 颗粒较 DDR5 尺寸大 35%-45%，DDR5英伟达H100GPU8个H100由NVLinkSwitchess互联1个巨型GPU英伟达服务器DGX H100单个HBM 行业深度 半导体 28/46 请务必阅读正文之后的信息披露和法律声明 面积约 70mm，HBM 颗粒尺寸约 100mm，那么每个 12 英寸晶圆除去边角料可切割约 640 颗；此外 TrendForce 估计 HBM 良率约 50-60%，则每片晶圆切割约300个HBM颗粒。我们测算得到制造HBM颗粒的晶圆产能需求，2023年约10.52万片/月，2024 年约 19.55 万片/月。表表 14：HBM 市场需求测107、算市场需求测算（以（以 AI 服务器为例）服务器为例）2023E 2024E 2025E 2026E 全球 AI 服务器出货量（千台）1183 1504 1895 2369 yoy 38.40%27.13%26.00%25.01%单台 AI 服务器的 GPU 用量（个）8 8 8 8 单个 GPU 的 HBM 需求个数（个）5.00 6.50 8.45 10.99 yoy 30%30%30%单个 GPU 的 HBM 内存容量（GB）80 112 156.8 219.52 yoy 40%40%40%每个 HBM 内颗粒堆叠层数 8 9 10 11 全球 AI 服务器的 HBM 需求个数（万个）4108、732 7821 12810 20819 全球 AI 服务器的 HBM 内存容量（亿 GB）7.57 13.48 23.77 41.60 全球 AI 服务器需求 HBM 颗粒数（万颗）37856 70387.2 128102 229006 HBM 需求硅片数（万片/年）126.19 234.62 427.01 763.35 HBM 每月需求量（万片/月）10.52 19.55 35.58 63.61 yoy 85.93%82.00%78.77%资料来源：TrendForce、SK 海力士、Semianalysis 等，德邦研究所测算 行业深度 半导体 29/46 请务必阅读正文之后的信息披露和109、法律声明 3.本土本土先进封装先进封装产业链产业链：厚积薄发、：厚积薄发、加速成长加速成长 3.1.刻不容缓：刻不容缓：海外高性能芯片管制加强，海外高性能芯片管制加强，AI 芯片自主可控大势所趋芯片自主可控大势所趋 美国对高性能芯片出口限制不断加强，英伟达先进芯片供应受阻。美国对高性能芯片出口限制不断加强，英伟达先进芯片供应受阻。第一阶段，切断第一阶段，切断 A100 及性能更优的芯片供应及性能更优的芯片供应：2022 年 10 月 7 日，美国商务部文件提出对先进计算集成电路的出口限制规则 ECCN 3A090 和 4A090，当时英伟达热卖的 A100 芯片精准落入限制范围。后续后续：为应110、对出口管制，禁令发布一个月后，英伟达推出替代版 A800。对于随后推出的 H100，英伟达也如法炮制推出替代版 H800，以避免贸易限制。第二阶段，扩大管治范围第二阶段，扩大管治范围，替代替代版供应也受限：版供应也受限：2023 年 10 月 17 日，美国商务部发布新的管制规则，如果芯片超过 ECCN 3A090 中标定的两个参数，3A090.a（“总处理性能”）和 3A090.b（“性能密度”）之一，出口就会受到限制。新规则实际扩大了管制范围，A800 和 H800 也被纳入出口管制范围。此外英伟达其他产品也受到了影响，包括推理领域的 L40、L40S 和消费领域的 RTX4090。后续后111、续：2023 年 11 月 16 日，英伟达又推出特供中国的 GPU 芯片：H20、L20、L2，以及针对消费市场的平替 RTX 4090D。表表 15：AI 芯片性能和美国禁令情况分析芯片性能和美国禁令情况分析 型号型号 内存内存容量容量(GB)内存带宽内存带宽（Tbps）浮点运算次数浮点运算次数 Tera FLOP a 位长位长 b 总处理性能总处理性能 TPP a*b 芯片尺寸芯片尺寸（mm）c 性能密度性能密度a*b/c 管制规则管制规则 3A090.a 管制规则管制规则 3A90.b H100 SXM 80 3.4 1,979 8 15,832 814 19.4 H20 SXM 96112、 4 296 8 2,368 814 2.9 L40S 48 0.9 733 8 5,864 608 9.6 L40 48 0.9 362 8 2,896 608 4.8 L20 48 0.9 239 8 1,912 608 3.1 L4 24 0.3 242 8 1,936 295 6.6 L2 24 0.3 193 8 1,544 295 5.2 A100 SXM 40 1.6 312 16 4,992 826 6 V100 SXM 16 0.9 125 16 2,000 815 2.5 RTX 4090 24 1 661 8 5,285 609 8.7 RTX 4080 16 0.7 3113、20 8 2,560 379 6.8 AMD MI210 64 1.6 181 16 2,896 770 3.8 AMD MI250X 128 3.2 383 16 6,128 1,540 4 AMD MI300X 192 5.6 2,400 8 19,200 2,381 8.1 Intel Gaudi2 96 2.5 700 8 5,600 826 6.8 资料来源：Semianalysis，德邦研究所 英伟达英伟达 H20 为目前可在中国销售的最高性能产品。为目前可在中国销售的最高性能产品。基于 FP16 Tensor Core的浮点计算能力(FP16 Tensor Core FLOPs)114、，理论上 H100 比 H20 的速度快 6.68倍。虽然 H20 性能大减，但在国产 AI 芯片供应不足的情况下，中国互联网厂商或许也不得不采购 H20 芯片。SemiAnlaysis 预测英伟达有望在 2025 财年交付超过100 万个 H20 芯片，预计每个芯片售价为 1.2-1.3 万美元。H20 应用 CoWoS 封装技术。行业深度 半导体 30/46 请务必阅读正文之后的信息披露和法律声明 图图 42：中国智能算规模及预测，中国智能算规模及预测，2019-2026（百亿亿次浮点运算（百亿亿次浮点运算/秒，秒，EFLOPS）资料来源：IDC，德邦研究所 中国智能算力市场需求旺盛中国智115、能算力市场需求旺盛。根据中国信息通信研究院发布的中国综合算力指数（2023 年），截至 2023 年 6 月底，中国算力产业保持高速增长，达到197EFLOPS，智能算力规模占比整体算力规模的比例提高到 25.4%，智能算力规模同比增长 45%，比算力规模整体增速高 15%。自 2018 年 6 月到 2023 年 6 月，中国算力总规模年均增速近 30%，数据中心机架数量年复合增长率超过 30%。供需不平衡背景下，国内必须发展相关产业链：供需不平衡背景下，国内必须发展相关产业链：华为华为昇腾昇腾：提供峰值达 256T FLOPS（Floating Point Operations per S116、econd）半精度浮点计算能力、32GB 的 HBM、1200GB/s 内存带宽、多加速器间 100G RoCE v2 高速网络。昇腾 910B 性能对标英伟达 A100，采用先进的达芬奇架构，支持深度学习、推理等 AI 计算任务，半精度（FP16）计算能力高达 320 TFLOPS，整数精度(INT8)计算能力达到 640 TOPS，同时功耗为 310W。寒武纪：寒武纪：思元 290（MLU290）芯片是寒武纪首款云端训练智能芯片，采用了 7nm 工艺，在 4 位和 8 位定点运算下，理论峰值性分别高达 1024TOPS、512TOPS。思元 370（MLU370）芯片是寒武纪首款采用 Ch117、iplet（芯粒）技术的人工智能芯片，是寒武纪第二代云端推理产品思元 270 算力的 2 倍。海光信息：海光信息：海光 DCU 属于 GPGPU（通用图形处理器，General-Purpose Graphics Processing Unit），能够支持全精度模型训练，实现 LLaMa、GPT、Bloom、ChatGLM、悟道、紫东太初等为代表的大模型的全面应用，与国内包括文心一言等大模型全面适配，达到国内领先水平。表表 16：部分部分国产国产 AI 芯片芯片 产品型号产品型号 工艺制工艺制程程 定位定位 生产方生产方 理论对标英伟达产品理论对标英伟达产品 华为 昇腾 910 7nm 高端 台118、积电 英伟达 A100/A800 昇腾 310 12nm 中低端 台积电-阿里 倚天 710 5nm 高端 台积电-含光 800 12nm 中低端 台积电 英伟达 P4 百度 昆仑芯 2 代 7nm 高端 台积电-腾讯 紫霄 12nm 中低端 台积电 英伟达 A10 海光 深算二号-格芯/三星-壁仞科技 BR100 7nm 中高端 台积电-摩尔线程 MTT S3000 7nm-台积电-燧原科技 云燧 T20 12nm 中低端 台积电-020040060080010001200140020192020202120222023202420252026中国智能算力规模及预测（单位 EFLOPS）行业119、深度 半导体 31/46 请务必阅读正文之后的信息披露和法律声明 天数智芯 天垓 100 7nm-台积电-智铠 100 7nm-台积电-寒武纪 Gaudi 7nm-台积电-沐曦集成电路 曦思 N 系列-台积电 曦云 C 系列-台积电-象帝先 天钧二号-台积电 景嘉微 JM9-台积电-资料来源：财经十一人，德邦研究所 在中美竞争背景下，先进在中美竞争背景下，先进 EUV 光刻机的禁令为国产芯片制程迭代带来巨大光刻机的禁令为国产芯片制程迭代带来巨大阻力。先进封装为超越摩尔定律另辟蹊径，有望助力国产半导体产业“弯道超车”。阻力。先进封装为超越摩尔定律另辟蹊径，有望助力国产半导体产业“弯道超车”。光刻120、机禁令更进一步：光刻机禁令更进一步：2019 年 ASML 的 EUV 光刻设备被禁止向中国出售。2024 年最先进的 DUV 光刻机 NXT：2050i 和 NXT：2100i 的出货许可证也被荷兰政府吊销，这两种型号的光刻设备可广泛应用于 40nm 以下的工艺容量，对应28nm、14nm、10nm、7nm 制程工艺。随着禁令生效，几乎堵死国产芯片先进制程的提高。集成集成工艺助力工艺助力芯片芯片能能跨越跨越 1-2 个工艺节点：个工艺节点：先进封装通过多颗芯粒和基板的2.5D/3D 集成，突破单芯片光刻面积的限制和成品率随面积下降的问题，成为进一步提升芯片性能的可行路径。而且，集成芯片技术是121、一条不单纯依赖尺寸微缩路线提升芯片性能的重要途径，在短期内难以突破自主 EUV 光刻机和先进节点制造工艺的情况下，可以提供一条利用自主低世代集成电路工艺实现跨越 1-2 个工艺节点的高端芯片性能的技术路线。行业深度 半导体 32/46 请务必阅读正文之后的信息披露和法律声明 3.2.提前布局：提前布局：国产国产封装封装大厂大厂打开成长空间打开成长空间 封封测产业是中国集成电路最具国际竞争力的环节。测产业是中国集成电路最具国际竞争力的环节。纵观全球半导体产业发展历程，经历了由美国向日本、向韩国和中国台湾地区及中国大陆的几轮产业转移，而封装产业则是产业转移的桥头堡。据芯思想研究院发布的统计数据，2122、023 年全球半导体委外封测（OSAT）营收前十大企业合计占比 77.65%份额，其中，中国台湾有 5 家（日月光、力成科技、京元电、南茂科技、颀邦科技），市占率累计37.73%；中国大陆有 4 家（长电科技、通富微电、天水华天、智路封测），市占率累计 25.83%；美国有 1 家（安靠科技），市占率 14.09%。表表 17：2023 年全球委外封测前十大企业营收额排名年全球委外封测前十大企业营收额排名 资料来源：芯思想研究院，德邦研究所 布局海外市场布局海外市场是国内封测大厂重点战略是国内封测大厂重点战略。先进封装上市企业中，布局国内、国外的企业数量较为均衡。华天科技、甬矽电子等企业重点布123、局国内市场，长电科技和通富微电等企业积极布局海外市场。根据各公司披露数据，2023 年长电科技海外业务营收232.49亿元，占比总营收78.38%；通富微电海外业务营收165.60亿元，占比总营收 74.36%。此外国内第二大封测厂通富微电已与 AMD 形成“合资+合作”联合模式，成为 AMD 最大的封装测试供应商，为 AMD AI PC 芯片及工作训练推理用 AI 加速器提供封测服务，目前通富微电已进入全球先进半导体供应链，并获得 CPU、GPU、APU 等封装及测试的订单。行业深度 半导体 33/46 请务必阅读正文之后的信息披露和法律声明 图图 43：国内封测大厂为海外客户提供封测服务国124、内封测大厂为海外客户提供封测服务营收营收占比占比 资料来源：Wind、各公司 2023 年报，德邦研究所 本土本土封装龙头企业积极封装龙头企业积极推进推进先进封装技术。先进封装技术。以长电科技为代表的几家国内封测龙头通过并购重组国际先进封装测试企业，消化吸收并自主研发先进封装技术，在先进封装领域不断发力，现已具备较强的市场竞争力。此外，以多种封装技术服务多种集成电路产品、多种应用领域的综合性集成电路封测企业仍是市场发展的主要力量，除了长电科技、通富微电、华天科技三巨头之外，也涌现出甬矽电子、利普芯、华宇电子等一批成长型企业。表表 18：中国大陆本土封测厂先进封装布局中国大陆本土封测厂先进封装布125、局 企业企业 先进封装占比先进封装占比 主要封装技术主要封装技术 甬矽微电子 100%FCCSP、FCBGA、FC、SIP、BGA、QFN、MEMS 通富微电 75%Bumping、WLCSP、FC、BGA、SiP、QFN、QFP、SO、MEMS 华天科技 70%DIP、SOP、SiP、CSP、WLP/WLCSP、2.5D/3D（TSV）长电科技 65%Wire bonding、QFN 到 WLP、FCBGA、2.5/3D 智路联合体 50%Bumping、WLCSP、FC、BGA、SiP、QFN、QFP、SO、MEMS 气派科技 25%MEMS、FC、CPC、SOP、SOT、LQFP、QFN126、/DFN、CDFN/CQFN、DIP 华宇电子 15%SOP、DFN/QFN、LQFP、SOT、TO、LGA 华润微 10%FC、PLP、IPM、MEMS 利普芯 5%DIP、SOP、SOT、TSSOP、QSOP、TSOT、TO、DFN、QFN、HSOL、LQFP 蓝箭电子 5%SOT、TO、SOP 资料来源：2022 年中国集成电路封测产业白皮书、各公司年报、JW Inights，德邦研究所 本土本土 HBM 稳步推进。稳步推进。据 Trendforce 报道，国内存储厂商武汉新芯（XMC）和长鑫存储（CXMT）正处于 HBM 制造的早期阶段，目标 2026 年量产，主要是为了应对未来人工智127、能（AI）和高性能计算（HPC）领域的应用需求。其中武汉新芯正在针对 HBM 建造月产能 3000 片晶圆的 12 英寸工厂，长鑫存储则与封装和测试厂通富微电合作开发了 HBM 样品，并向潜在的客户展示。0.00%10.00%20.00%30.00%40.00%50.00%60.00%70.00%80.00%90.00%长电科技通富微电华天科技2023年海外营收占比 行业深度 半导体 34/46 请务必阅读正文之后的信息披露和法律声明 3.3.未来可期：未来可期：本土本土先进封装先进封装相关设备相关设备/材料有望受益材料有望受益 3.3.1.先进封装先进封装工艺流程工艺流程提出提出更高要求更高128、要求 先进封装工艺对于先进封装工艺对于传统的传统的半导体半导体封测封测设备提出更高要求。设备提出更高要求。传统封装传统封装中中封测封测设备主要对应引线键合工艺中的设备主要对应引线键合工艺中的八八大工序：大工序：背面减薄、晶圆切割、贴片、固化、引线键合、模塑密封、切筋成型、FT 测试。按照工艺流程，传统封测需要的设备包括：减薄机/贴膜机、晶圆安装机/划片机/清洗设备、贴片机、固化设备、引线键合机、塑封机、切筋成型机以及分选机和测试机。先进封装要求更高：先进封装要求更高：据全景财经，随着芯片堆叠层数增加，为保证芯片体积较小，对于减薄设备精度提出要求。在异构集成设计中，制造小芯片需要更多切割和贴合，129、使得划片机、贴片机的用量和精度提升。异构集成中需要对每个裸片进行测试，系统集成后还需要整体测试，也增加了测试设备需求。图图 44：IC 制造和封测流程制造和封测流程 资料来源：艾瑞咨询，德邦研究所 先进封装中芯片级封装工艺及设备需求：先进封装中芯片级封装工艺及设备需求：a）装片工艺：把芯片从晶圆上取下,安装到引线框架、多层基板或载体上,使用装片机(DB)。b）键合工艺：用引线键合或倒装芯片方法完成芯片上焊盘和引线框架、多层基板或载体上引脚的连接，使用引线键合机或倒装芯片键合机。先进封装中塑封及后序工艺先进封装中塑封及后序工艺及设备需求及设备需求：主要把安装好和键合好的芯片用塑封料进行包封，然后130、再固化、打印、切割、测试、编带包装等工艺过程，所需设备包括塑封压机、固化炉、装片机、切割机等。行业深度 半导体 35/46 请务必阅读正文之后的信息披露和法律声明 表表 19：先进封装芯片级封装工艺所需主要设备先进封装芯片级封装工艺所需主要设备 先进封装类型先进封装类型 芯片级主要工艺技术芯片级主要工艺技术 所需要的主要工艺设备所需要的主要工艺设备 WLP/CSP 芯片安装技术 装片机(DB)、固化炉 芯片互连技术 引线键合机(WB)、倒装芯片键合机、等离子清洗机、回流焊炉 BGA 芯片安装技术 装片机、固化炉 芯片互连技术 引线键合机(WB)、倒装芯片键合机、等离子清洗机、回流焊炉 3D 封131、装(PoP、PiP、堆叠芯片)芯片安装技术 装片机、固化炉 芯片互连技术 改善型引线键合机(WB)、倒装芯片键合机、等离子清洗机、回流焊炉 SiP/MCM 芯片安装技术 装片机、固化炉 芯片互连技术 改善型引线键合机(WB)、倒装芯片键合机、等离子清洗机、回流焊炉 资料来源：先进封装关键工艺设备面临的机遇和挑战（王志越等），德邦研究所 表表 20：塑封及后续工艺所需的主要设备塑封及后续工艺所需的主要设备 先进封装类型先进封装类型 封装主要工艺技术封装主要工艺技术 所需要的主要工艺设备所需要的主要工艺设备 BGA 芯片塑料封装技术 非对称塑封压机、固化炉、激光打印机、切割机、植球机 3D 封装(132、PoP、PiP、堆叠芯片)芯片塑料封装技术 非对称塑封压机、固化炉、装片机、激光打印机、切割机、倒装芯片键合机、回流焊炉 SiP/MCM 芯片塑料封装技术 非对称塑封压机、固化炉、装片机、激光打印机、切割机、倒装芯片键合机、回流焊炉 aQFN(先进QFN 或多圈 QFN)芯片塑料封装技术 非对称塑封压机、固化炉、激光打印机、切割机 资料来源：先进封装关键工艺设备面临的机遇和挑战（王志越等），德邦研究所 先进封装工艺可视为晶圆制造和封测前后道制程中出现的中道交叉区域。先进封装工艺可视为晶圆制造和封测前后道制程中出现的中道交叉区域。先进封装除了在传统封测环节上升级，还要求在晶圆划片前融入封装工艺步133、骤，具体包括应用晶圆研磨薄化、线路重排（RDL）、凸块制作（Bumping）及三维硅通孔（TSV）等工艺技术。上述先进封装工艺技术涉及与晶圆制造相似的光刻、显影、刻蚀、剥离等工序步骤，从而使得晶圆制造与封测前后道制程中出现中道交叉区域。目前，带有倒装芯片（FC）结构的封装、晶圆级封装（WLP）、系统级封装（SiP）、2.5D 封装、3D 封装等均被认为属于先进封装范畴，上述先进封装大量使用 Bumping、RDL、TSV 等工艺技术。图图 45：先进封装产业链所属签到晶圆制造合后道封测之间先进封装产业链所属签到晶圆制造合后道封测之间 资料来源：艾森股份招股说明书，德邦研究所 晶圆级工艺晶圆级工134、艺催生前道设备需求。催生前道设备需求。据先进封装关键工艺设备面临的机遇和挑战（王志越等）总结，晶圆级封装（WLP）的工艺在晶圆上进行的关键技术包括：重新布线技术、凸点制造技术、硅通孔互连技术、扇出技术、以及晶圆减薄技术和晶圆划片技术。其它先进封装形式如 BGA、CSP、3D 封装和 SiP 所涉及的晶圆 行业深度 半导体 36/46 请务必阅读正文之后的信息披露和法律声明 工艺主要是晶圆减薄技术和晶圆划片技术。晶圆级封装催生了掩膜设备、涂胶设备、溅射台、光刻机、刻蚀机等前道设备需求。表表 21：先进封装晶圆级工艺所需主要设备先进封装晶圆级工艺所需主要设备 先进封装类型先进封装类型 晶圆级关键工135、艺技术晶圆级关键工艺技术 所需关键工艺设备所需关键工艺设备 WLP/CSP 重新布线技术(RDL)掩膜设备、涂胶机、溅射台、光刻机、刻蚀机 凸点制造技术(Bumping)涂胶机、溅射台、光刻机、印刷机、电镀线、回流焊炉、植球机 WLP 扇出技术(Fan-out)倒装芯片键合机、塑封机、掩膜设备、涂胶机、溅射台、光刻机、刻蚀机、划片机 硅通孔互连技术(TSV)晶圆减薄机、掩膜设备、涂胶机、激光打孔机、填充机(电镀)、溅射台、光刻机、刻蚀机 高精度互连技术(C2W,W2W)倒装芯片键合机、回流焊炉 晶圆减薄技术 带凸点晶圆减薄机 晶圆划片技术 带凸点晶圆划片机 BGA、CSP、3D 封装、SiP/136、MCM 晶圆减薄技术 晶圆减薄机(厚度 100m 以下)晶圆划片技术 圆划片机(划切道宽度 30m)资料来源：先进封装关键工艺设备面临的机遇和挑战（王志越等），德邦研究所 Bumping 工艺以凸块替代传统封装中的金工艺以凸块替代传统封装中的金线键合，线键合，涉及前道涉及前道光刻、刻蚀、沉光刻、刻蚀、沉积积工艺工艺等等相关相关设备设备。以常用的电镀 Bump（凸块）工艺为例，制备流程包括：晶圆、溅射 UBM（凸块下金属化层）、涂敷光刻胶、曝光显影、电镀铜及焊料金属层、去胶、去除种金层、回流焊。制备过程中涉及到的设备包括涉及到的设备包括：涂胶机、溅射台、光刻机、印刷机、电镀线、回流焊炉、植球机；137、涉及涉及材料包括材料包括：金属材料、电镀液、光刻胶、剥离液、焊料等。图图 46：电镀焊料凸块的工艺流程电镀焊料凸块的工艺流程 资料来源：微电子封装技术（周玉刚等），德邦研究所 据 集成电路先进封装材料，据 集成电路先进封装材料，RDL 制备工艺包括电镀铜制备工艺包括电镀铜 RDL、大马士革、大马士革 RDL以及金属蒸镀以及金属蒸镀+金属剥离金属剥离 RDL。RDL 工艺涉及的设备：工艺涉及的设备：涂布设备、清洗设备、显影设备、刻蚀设备、沉积设备、剥膜设备等。RDL 工艺涉及的材料：工艺涉及的材料：金属材料、聚酰亚胺（PI）、光刻胶、湿化学品、电镀液、剥离液等。电镀铜电镀铜 RDL：工艺简单，适138、合制作线宽/间距（L/S）在 5/5m 以上的 RDL结构，且电镀铜层具有良好的导电性、导热性和机械延展性。缺点是当多层叠加时，交叉线路层不平整，容易引起线条变形，造成线条间电容/电感变异。大马士革大马士革 RDL：当 RDL 的线宽和线距为 2/2m 甚至低于 1/1m 时，受限 行业深度 半导体 37/46 请务必阅读正文之后的信息披露和法律声明 于钝化层材料（如聚酰亚胺）的分辨率及电镀种子黏附层的腐蚀工艺等，电镀方式不再是最佳的工艺选择。利用前道晶圆制造中大马士革工艺原理的 RDL 工艺应运而生，基于该工艺的各金属层厚度更均匀。金属蒸镀金属蒸镀+金属剥离金属剥离 RDL（Metal Li139、ft Off.MLO）：）：该工艺对工艺设备与材料要求较低，并且比电镀铜的应力大，是一种低成本的高密度 RDL 制作工艺。图图 47：基于基于 RDL 工艺工艺晶圆级封装工艺流程晶圆级封装工艺流程 资料来源：艾邦半导体官网，德邦研究所 据据合明科技合明科技，TSV 是是 3D 集成的关键技术集成的关键技术，其填充效果直接关系到芯片的可其填充效果直接关系到芯片的可靠性。靠性。TSV 制作工艺制作工艺难度较大，难度较大，包括打孔、沉积、电镀、包括打孔、沉积、电镀、CMP、减薄、减薄等等诸多环节诸多环节。1）孔成型：）孔成型：主要方式包括激光打孔、干法刻蚀、湿法刻蚀等。基于深硅刻蚀（Bosch 工艺140、）的方法目前最广泛应用。2）沉积绝缘层：）沉积绝缘层：TSV 孔内绝缘层用于实现硅衬底和孔内传输通道的绝缘，防止 TSV 通孔之间的漏电和串扰。3）沉积阻挡层）沉积阻挡层/种子层：种子层：在 2.5D TSV 中介层工艺中，一般使用铜为 TSV 通孔内部金属互连材料。4）电镀填充工艺）电镀填充工艺：TSV 深孔刻蚀的填充技术是 3D 集成的关键，关系到后续器件的电学性能和可靠性。5）CMP（化学机械抛光）工艺和背面露出工艺：（化学机械抛光）工艺和背面露出工艺：CMP 技术用于去除硅表面的二氧化硅介质层、阻挡层和种子层；TSV 背面露出技术也是 2.5D TSV 转接基板的关键工艺。行业深度 半141、导体 38/46 请务必阅读正文之后的信息披露和法律声明 6）晶圆减薄：）晶圆减薄：晶圆表面平坦化后，还需要使用晶圆背面的减薄使 TSV 露出。图图 48：制造制造 TSV 的通用流程原理图的通用流程原理图 资料来源：Process integration for through-silicon vias（S.Spiesshoefer,et al.），德邦研究所 TSV 的制备工艺分为三类：的制备工艺分为三类：Via First、Via Middle 和和 Via Last。TSV 可以在IC 制造的开始制作(Via-First)，也可以在 IC 制造过程中制作(Via-Middle)，也可以142、在 IC 制造完成之后制作(Via-Last)。Via First 工艺流程：工艺流程：TSV 制备-CMP（化学机械平坦化）-FEOL（IC 前道工序）-Thinning（减薄）-BEOL（IC 后道工序）；Via Middle 工艺流程：工艺流程：FEOL-TSV 制备-CMP-Thinning-BEOL；Via Last 工艺流程：工艺流程：FEOL-BEOL-Thinning-TSV 制备-CMP。图图 49：制造制造 TSV 三种工艺流程三种工艺流程 资料来源：飞芯电子官网，德邦研究所 3.3.2.建议关注建议关注配套配套设备设备国产国产厂商：厂商：行业深度 半导体 39/46 请务143、必阅读正文之后的信息披露和法律声明 先进封装对于固晶机、晶圆减薄机、晶圆划片机先进封装对于固晶机、晶圆减薄机、晶圆划片机和键合机和键合机等后道设备提出更等后道设备提出更高要求。高要求。固晶机：固晶机：也称装片机（Die Bonder），用于集成电路(IC)、功率 IC、晶体管等产品的后道封装，是封测的芯片贴装（Die attach）环节中最关键、最核心的设备。用于将芯片从晶圆蓝膜上取出连接到框架(LEADFRAM)或基板上。主流机器都采用全自动上下料,将自动识别、自动点胶、工作平台自动到位、自动装载芯片集成在一起,形成高度自动化设备。新益昌：新益昌：国内固晶机头部企业，产品已从传统 LED 扩144、展到半导体和 MiniLED市场。公司半导体固晶机具有较强的市场竞争力及较高的产品知名度，封测业务涵盖 MEMS、模拟、数模混合、分立器件等领域，为包括华为、长电、华天科技、通富微、固锝电子、扬杰科技、韶华科技等知名公司在内的庞大优质客户群体提供定制化服务。图图 50：新益昌新益昌全自动平面固晶机全自动平面固晶机 HAD810 图图 51：2024 年全球固晶机应用领域份额（年全球固晶机应用领域份额（%）资料来源：新益昌官网，德邦研究所 资料来源：华经产业研究院、Yole Development，德邦研究所 晶圆减薄机：晶圆减薄机：根据 先进封装关键工艺设备面临的机遇和挑战（王志越等），随着先145、进封装尤其 3D 封装的要求越来越苛刻，晶圆减薄工艺越来越重要。国际上,把芯片和晶圆的厚度分为 3 个等级:常规的厚芯片和晶圆:3001000m;薄芯片和晶圆:100300m;超薄芯片和晶圆:50100m 及以下。超薄芯片和晶圆又分为三级,即 50100m;1050m 和小于 10m。晶圆减薄目前应用需减薄到大约 50m,而在将来需减薄到约 25m 以下。需要薄芯片和晶圆的主要目的在于减小形状因子、提高封装密度、减小热阻、提高柔性和可靠性,以及提高成品率。随晶圆厚度越小,晶圆减薄机的重要性逐渐增加。华海清科：华海清科：公司开发的 VersatiIe-GP300 减薄抛光一体机适用于先进封装和前146、道晶圆制造的背面减薄工艺，满足 3D IC 对超精密磨削、CMP 及清洗的一体化工艺需求，在客户端验证顺利。2023 年已推出 VersatiIe-GP300 量产机台，并新开发双重智能 TTV（总厚度偏差）控制系统，突破传统减薄机的精度限制，稳定实现 12 英寸晶圆片内磨削 TTV 0.8m 达到了国内领先和国际先进水平。LED,22%Logic,21%Discrete,15%内存,8%Optoeletronics,15%RF,5%CIS,2%MEMS,3%堆积存储器,9%行业深度 半导体 40/46 请务必阅读正文之后的信息披露和法律声明 图图 52：晶圆减薄晶圆减薄 图图 53：华海清科147、华海清科 Versatile-GP300 减薄抛光一体机减薄抛光一体机 资料来源：DISCO 官网，德邦研究所 资料来源：华海清科官网，德邦研究所 晶圆划片机：晶圆划片机：据先进封装关键工艺设备面临的机遇和挑战（王志越等），基本无损地把整个晶圆划切成单个的集成电路芯片后才能进行装片和引线键合等工艺。由于划片的对象是成本昂贵的晶圆，划片设备必须具有高精度和高可靠性。先进 3D 叠层封装要求晶圆及芯片的厚度越来越薄,甚至到了 50m 以下。超薄晶圆对机械应力和热应力非常敏感,要求划片过程应力越小越好。光力科技：光力科技：全球排名前三的半导体切割划片装备企业，并同时拥有切割划片量产设备、核心零部件空148、气主轴和刀片等耗材，可以为客户提供个性化的划切整体解决方案。公司在半导体后道封装领域布局精密加工设备、高性能高精度空气主轴等核心零部件和耗材。经过多年努力，公司已与日月光、嘉盛半导体、长电科技、通富微电、华天科技等国内外封测头部企业建立了稳定的合作关系。图图 54：光力科技光力科技 12 英寸双轴全自动划片机英寸双轴全自动划片机 8230 图图 55：刀片切割原理图刀片切割原理图 资料来源：光力科技官网，德邦研究所 资料来源：SK 海力士官网，德邦研究所 混合键合机：混合键合机：据未来半导体公众号，混合键合是堆叠芯片之间获得更密集互连的方法，将介电键合(SiOx)与嵌入式金属(Cu)结合起来形149、成互连形成电介质-电介质和金属-金属键，使用紧密嵌入电介质中的微小铜焊盘可提供比铜微凸块多 1,000 倍的 I/O 连接。据拓荆科技 2023 年报，混合键合设备可以提供键合面小于 1m 互连间距，相比先进封装领域目前成熟的微凸点技术（Micro Bump）可实现 40-50m 互连间距，混合键和设备可以使芯片间通信速度达到业界更高水平，从而提高系统性能。拓荆科技：拓荆科技：2023 年，公司首台晶圆对晶圆键合产品 Dione 300 顺利通过客户验证，并获得复购订单，复购的设备再次通过验证，实现了产业化应用，成为国产 行业深度 半导体 41/46 请务必阅读正文之后的信息披露和法律声明 首150、台应用于量产的混合键合设备，目前该设备的性能和产能指标均已达到国际领先水平。此外，2023 年公司推出的芯片对晶圆混合键合前表面预处理产品 Propus发货至客户端验证，并在当年即通过客户端验证，实现了产业化应用，成为国产首台应用于量产的同类型产品。图图 56：混合键合与传统混合键合与传统 Bump 技术对比技术对比 图图 57：晶圆键合设备应用示意图：晶圆键合设备应用示意图 资料来源：萨科微半导体官网，德邦研究所 资料来源：拓荆科技 2023 年报，德邦研究所 先进封装受益材料包括先进封装受益材料包括 PSPI、临时键合胶、环氧塑封、电镀液、硅中介板。、临时键合胶、环氧塑封、电镀液、硅中介板151、。PSPI（光敏聚酰亚胺）：（光敏聚酰亚胺）：封装光刻胶 PSPI 是一种光敏性聚酰亚胺材料，兼具光刻胶的图案化和树脂薄膜的应力缓冲、介电层等功能，主要应用于晶圆级封装（WLP）中的凸块（Bumping）制造工艺中，使用时先涂覆在晶圆表面，再经过曝光显影、固化等工艺，可得到图案化的薄膜。鼎龙股份：鼎龙股份：2023 年 11 月，鼎龙（仙桃）半导体材料产业园投产，这标志着全球第二条、国内首条千吨级半导体显示光刻胶 PSPI 生产线正式投用，率先打破了这款材料长期被国外企业垄断的局面。图图 58：光敏聚酰亚胺图案化工艺光敏聚酰亚胺图案化工艺 图图 59：PSPI 全球全球市场规模市场规模（202152、3-2030 年年 CAGR 约约 17.94%）资料来源：Advancements in Synthesis Strategies and Optoelectronic Applications of Bio-Based Photosensitive Polyimides（Guangning Yu et al.），德邦研究所 资料来源：Zion Market Research，德邦研究所 020040060080010001200140020222030E市场规模（百万美元）行业深度 半导体 42/46 请务必阅读正文之后的信息披露和法律声明 临时键合胶：临时键合胶：临时键合胶作为超薄晶圆减153、薄、拿持的核心材料，可将器件晶圆临时固定在承载载体上，从而为超薄器件晶圆提供足够的机械支撑，防止器件晶圆在后续工艺制程中发生翘曲和破片，最后临时键合胶可通过光、热和力等解键合方式完成超薄晶圆的释放。临时键合胶主要用于 2.5D/3D 封装。飞凯材料：飞凯材料：针对目前半导体制造中临时键合工艺的应用，公司开发出包含键合胶、光敏胶、清洗液的整套临时键合解决方案,该方案支持热拆解、机械拆解以及激光拆解。飞凯材料提供的临时键合方案对基材有很好的吸附力,使用温度高达350C,同时耐 Fan-out、TSV 工艺中的有机溶剂、酸、碱等化学药水,具有很好的稳定性和安全性。图图 60：全球临时键合胶市场全球临154、时键合胶市场规模规模（2023-2029 年年 CAGR 为为 8.2%）图图 61：热滑移解键合工艺流程图热滑移解键合工艺流程图 资料来源：QYResearch，德邦研究所 资料来源：芯语、今日光电，德邦研究所 电镀液：电镀液：主要由加速剂、抑制剂及整平剂组成，通过不同组分相互作用，能够实现从下到上的填充效果以及改善镀层晶粒、外观及平整度，是芯片制造和封装的核心原材料。后端封装的电镀是指在芯片封装过程中，在三维硅通孔、重布线、凸块工艺中进行金属化薄膜沉积的过程，随着集成电路中互连层数、先进封装中对 RDL 和铜柱结构使用的增加，铜互连材料需求将持续增长。艾森股份：艾森股份：在电镀液及配套试剂155、方面，公司在持续夯实传统封装国内龙头地位的基础上，逐步在先进封装以及晶圆 28nm、14nm 先进制程取得突破。在先进封装领域，公司先进封装用电镀铜基液（高纯硫酸铜）已在华天科技正式供应；先进封装用电镀锡银添加剂已通过长电科技的认证，尚待终端客户认证通过；先进封装用电镀铜添加剂已完成测试认证，现处于批次稳定性验证。2023 年度，公司电镀液及配套试剂销售收入为 1.79 亿元，同比增长 21.80%，表现出良好的增长势头。安集科技：安集科技：在电镀液及添加剂产品板块，公司完成应用于集成电路制造及先进封装领域的电镀液及添加剂产品系列平台的搭建，并且在自有技术持续开发的基础上，通过国际技术合作等形156、式，进一步拓展和强化了平台建设，包括技术平台及规模化生产能力平台，从而提升了公司在此领域的一站式交付能力。公司先进封装用电镀液及添加剂已有多款产品实现量产销售，产品包括铜、镍、镍铁、锡银等电镀液及添加剂，应用于凸点、重布线层（RDL）等技术。天承科技：天承科技：公司自主研发并掌握了 PCB、封装载板、光伏、显示屏、集成电路等相关的沉铜、电镀产品制备及应用等多项核心技术，主要产品包括水平沉铜051015202520222029E全球市场规模（亿元）行业深度 半导体 43/46 请务必阅读正文之后的信息披露和法律声明 专用化学品、电镀专用化学品、铜面处理专用化学品、垂直沉铜专用化学品、SAP 孔金157、属化专用化学品（ABF 载板除胶沉铜）、其他专用化学品等，应用于沉铜、电镀、棕化、粗化、退膜、微蚀、化学沉锡等多个生产环节。23 年公司研发的 RDL、bumping、TGV、TSV 等部分先进封装电镀液产品已推向下游测试验证。上海新阳：上海新阳：公司开发的电镀液及添加剂是实现互联技术的关键工艺材料，公司产品包括大马士革铜互连、TSV、Bumping 电镀液及配套添加剂。经过多年开发、技术储备以及与客户紧密的联系，24H1 报告期内公司电镀液添加剂相关产品销售规模快速提升，相比去年同期增长超 80%，新品研发验证工作顺利推进。图图 62：晶圆凸块（晶圆凸块（Bumping）镀铜工艺拉动电镀液需158、求）镀铜工艺拉动电镀液需求 图图 63：电镀液广泛应用于晶圆硅通孔（电镀液广泛应用于晶圆硅通孔（TSV）镀铜工艺）镀铜工艺 资料来源：上海新阳招股说明书，德邦研究所 资料来源：上海新阳招股说明书，德邦研究所 环氧塑封环氧塑封材料材料：应用于集成电路、分立器件等半导体的封装，90%以上的集成电路均采用环氧塑封料作为包封材料，环氧塑封料已成为半导体产业发展的关键支撑产业。随着 Chiplet、HBM 等先进封装技术和工艺的不断发展，对于封装材料提出了更高的要求，先进封装中的 QFN/BGA、FOWLP/FOPLP 等因其不对称封装形式而增加了对环氧塑封料的翘曲控制要求，同时要求环氧塑封料在经过更严159、苛的可靠性考核后仍不出现任何分层且保持芯片的电性能良好。华海诚科：华海诚科：公司专注于向客户提供更有竞争力的环氧塑封料与电子胶黏剂产品，构建了可应用于传统封装（包括 DIP、TO、SOT、SOP 等）与先进封装（QFN/BGA、SiP、FC、FOWLP 等）的全面产品体系，可满足下游客户日益提升的性能需求。公司已与长电科技、通富微电、华天科技、银河微电、扬杰科技等业内领先及主要企业建立了稳固的合作伙伴关系。联瑞新材：联瑞新材：公司产品作为性能优异的无机非金属粉体填料，具有高纯度、高填充、高耐热、高绝缘、低线性膨胀系数、导热性好、介电损耗低等优良特性，其中球形硅微粉则因其高填充、高流动、低磨损、160、低应力的特性大量用于高端半导体器件封装，特别是精确控制粗大粒子的球形硅微粉，还可用于窄间隙封装的环氧塑封料。24H1 报告期内，公司聚焦高端芯片（AI、5G、HPC 等）封装、异构集成先进封装（Chiplet、HBM）等下游应用领域的先进技术，持续推出多种性能优异的产品，加强高性能功能性粉体材料研究开发。表表 22：不同阶段对环氧塑封材料要求不同阶段对环氧塑封材料要求 行业深度 半导体 44/46 请务必阅读正文之后的信息披露和法律声明 封装技术发展阶段 对应封装形式 环氧塑封料性能要求 第一阶段 TO、DIP 等 重点考察环氧塑封料的热性能与电性能，要求在配方设计中关注固化时间、Tg、CTE161、、导热系数、离子含量、气孔率等因素 第二阶段 SOT、SOP 等 重点考察环氧塑封料的可靠性、连续模塑性等性能，要求在配方设计中关注冲丝率、固化时间、流动性、离子含量、吸水率、粘接力、弯曲强度、弯曲模量等因素 第三阶段 QFN、BGA 等 重点考察环氧塑封料的翘曲、可靠性、气孔等性能，要求在配方设计中关注流动性、粘度、弯曲强度、弯曲模量、Tg、CTE、应力、吸水率、粘接力等因素 第四、第五阶段 SiP、FOWLP 等 对环氧塑封料的翘曲、可靠性、气孔提出了更高的要求，部分产品以颗粒状或液态形式呈现，要求在配方设计中关注粘度、粘接力、吸水率、弯曲强度、弯曲模量、Tg、CTE、离子含量、颗粒状材料162、的大小等因素 资料来源：艾邦半导体官网、华海诚科，德邦研究所 行业深度 半导体 45/46 请务必阅读正文之后的信息披露和法律声明 4.建议关注建议关注 本土封测大厂深耕先进封装工艺，积极布局海外业务，具有较强国际竞争力，建议关注：长电科技、通富微电、华天科技长电科技、通富微电、华天科技、甬矽电子、甬矽电子。先进封装助力产业链升级，相关设备/材料深度受益。设备方面，建议关注：新益昌新益昌（固晶机）、华海清科华海清科（减薄机）、光力科技光力科技（划片机）、拓拓荆科技（荆科技（混合键合机）。材料方面建议关注：鼎龙股份鼎龙股份（PSPI）、飞凯材料飞凯材料（临时键合胶）、艾森股份艾森股份（电镀液）、163、上海新阳上海新阳（电镀液）、安集科技安集科技（电镀液）、天承科技（天承科技（电镀液）、华海华海诚科（诚科（环氧塑封材料）、联瑞新材（联瑞新材（环氧塑封材料）。5.风险风险提示提示 1.中美贸易摩擦带来的供应链风险中美贸易摩擦带来的供应链风险：随中国半导体企业不断被列入美国实体清单，加之美国“多边主义”干涉同盟国半导体相关产品出口，中国部分半导体企业或面临供应链断裂风险。2.宏观经济变化及行业景气度不及预期：宏观经济变化及行业景气度不及预期：半导体行业下游包括消费电子、计算机相关产品终端设备，而宏观经济走势直接影响终端移动智能设备、PC 等终端产品行业发展，进而影响上游半导体产业链。此外，半导体164、行业整体资本支出刚性较高，营业利润周期波动更大。因此半导体产业或因宏观经济变化与行业景气度不及预期而面临风险。3.行业政策变化：行业政策变化：半导体行业所属高新技术行业，若部分优惠政策取消，则部分企业或面对经营风险。行业深度 半导体 46/46 请务必阅读正文之后的信息披露和法律声明 信息披露信息披露 分分析师析师与研究助理与研究助理简介简介 陈蓉芳，电子首席分析师，南开大学本科，香港中文大学硕士，电子板块全覆盖，对于汽车电子、消费电子等板块跟踪紧密，个股动态反馈迅速，推票脉络清晰。曾任职于民生证券、国金证券，2022 年 5 月加入德邦证券。分析师声明分析师声明 本人具有中国证券业协会授予的165、证券投资咨询执业资格，以勤勉的职业态度，独立、客观地出具本报告。本报告所采用的数据和信 息均来自市场公开信息，本人不保证该等信息的准确性或完整性。分析逻辑基于作者的职业理解，清晰准确地反映了作者的研究观 点，结论不受任何第三方的授意或影响，特此声明。投资评级说明投资评级说明 Table_RatingDescription 1.投资评级的比较和评级标准：投资评级的比较和评级标准：以报告发布后的 6 个月内的市场表现为比较标准，报告发布日后 6 个月内的公司股价（或行业指数）的涨跌幅相对同期市场基准指数的涨跌幅；2.市场基准指数的比较标准：市场基准指数的比较标准：A 股市场以上证综指或深证成指为基166、准；香港市场以恒生指数为基准；美国市场以标普500或纳斯达克综合指数为基准。类类 别别 评评 级级 说说 明明 股票投资评股票投资评级级 买入 相对强于市场表现 20%以上；增持 相对强于市场表现 5%20%；中性 相对市场表现在-5%+5%之间波动；减持 相对弱于市场表现 5%以下。行业投资评行业投资评级级 优于大市 预期行业整体回报高于基准指数整体水平 10%以上；中性 预期行业整体回报介于基准指数整体水平-10%与 10%之间；弱于大市 预期行业整体回报低于基准指数整体水平 10%以下。法律声明法律声明 。本公司不会因接收人收到本报告而视其为客户。在任何情况 下，本报告中的信息或所表述的167、意见并不构成对任何人的投资建议。在任何情况下，本公司不对任何人因使用本报告中的任何内容 所引致的任何损失负任何责任。本报告所载的资料、意见及推测仅反映本公司于发布本报告当日的判断，本报告所指的证券或投资标的的价格、价值及投资收入可 能会波动。在不同时期，本公司可发出与本报告所载资料、意见及推测不一致的报告。市场有风险，投资需谨慎。本报告所载的信息、材料及结论只提供特定客户作参考，不构成投资建议，也没有考虑到个别客户特殊 的投资目标、财务状况或需要。客户应考虑本报告中的任何意见或建议是否符合其特定状况。在法律许可的情况下，德邦证券及其 所属关联机构可能会持有报告中提到的公司所发行的证券并进行交易，还可能为这些公司提供投资银行服务或其他服务。本报告仅向特定客户传送，未经德邦证券研究所书面授权，本研究报告的任何部分均不得以任何方式制作任何形式的拷贝、复印件 或复制品，或再次分发给任何其他人，或以任何侵犯本公司版权的其他方式使用。所有本报告中使用的商标、服务标记及标记均为 本公司的商标、服务标记及标记。如欲引用或转载本文内容，务必联络德邦证券研究所并获得许可，并需注明出处为德邦证券研究 所，且不得对本文进行有悖原意的引用和删改。根据中国证监会核发的经营证券业务许可，德邦证券股份有限公司的经营范围包括证券投资咨询业务。